资讯
Verilog HDL基础知识9之代码规范示例(2024-02-26)
Verilog HDL基础知识9之代码规范示例;2.Verilog HDL 模板......
Altera MAX10: 时钟分频(2023-10-27)
以及占空比，非常灵活。同时学习了如何编写testbench文件，了解verilog中如何例化module，在后面的学习中将会经常用到。在下个实验我们将进一步了解，如何利用时钟来进一步设计，请看最常见的LED......
Lattice MXO2: 时钟分频(2023-10-27)
产生各种时钟，通过修改程序还能实验调整输出时钟的频率、相位以及占空比，非常灵活。同时学习了如何编写testbench文件，了解verilog中如何例化module，在后面的学习中将会经常用到。在下......
Lattice MXO2: LED流水灯(2023-11-02)
调整例化分频器时传递的参数来调整流水灯的速度。
小结
掌握了verilog里面例化module的用法，采用模块化设计程序。模块化设计是非常重要的设计思想。在下一节我们会学习按键的另外用法按键消抖。
......
Altera MAX10: LED流水灯(2023-11-02)
调整例化分频器时传递的参数来调整流水灯的速度。
====小结====
掌握了verilog里面例化module的用法，采用模块化设计程序。模块化设计是非常重要的设计思想。在下一节我们会学习按键的另外用法按键消抖。......
FPGA三人表决器(2023-12-19)
引用地址：
二、实现原理
其实这一切都离不开数字电路，首先我们可以绘制出三人的真值表，然后用Verilog去实现它，真值表如下：
三、硬件部分
通过对此项目进行评估我们发现：1.该项目需要三个输入，我们......
Lattice MXO2: 2位7段数码管显示(2023-10-26)
-16译码器，如果我们想数码管能显示16进制可以全译码，如果只想显示数字，可以只利用其中10个译码，下面看看如果用Verilog来实现。
Verilog代码......
Altera MAX10: 2位7段数码管显示(2023-10-26)
是数码管显示的表格:
这其实是一个4-16译码器，如果我们想数码管能显示16进制可以全译码，如果只想显示数字，可以只利用其中10个译码，下面看看如果用Verilog来实现。
====Verilog代码......
Lattice MXO2: 点亮RGB三色灯(2023-10-18)
出低电平时LED变亮，当FPGA输出高电平时LED熄灭，当两种或者三种颜色变亮时会混合出不同颜色，一共能产生8种颜色。
Verilog代码......
Altera MAX10: 点亮RGB三色灯(2023-10-18)
输出信号控制。当输出低电平时LED变亮，当FPGA输出高电平时LED熄灭，当两种或者三种颜色变亮时会混合出不同颜色，一共能产生8种颜色。
====Verilog代码......
FPGA学习：点亮LED(2023-10-17)
我们可以用开关或者按键来控制LED的亮灭。
2. Verilog代码
// ********************************************************************
// >......
Lattice MXO2: 3-8译码器(2023-10-19)
;
// ********************************************************************
// File name : decode38.v
// Module name : decode38
// Author : STEP......
实验11：RS触发器(2023-10-10)
会有逻辑矛盾（Q == 非Q）。
建模描述
用数据流描述实现的RS触发器程序清单rsff.v<code verilog> module rsff
(
input wire clk,r......
Altera MAX10: 点亮LED灯(2023-10-18)
我们可以用开关或者按键来控制LED的亮灭。
Verilog代码......
Altera MAX10: 3-8译码器(2023-10-19)
;
// ********************************************************************
// File name : decode38.v
// Module name : decode38// Author......
Verilog HDL基础知识9之代码规范(2024-02-26)
Verilog HDL基础知识9之代码规范;1.RTL CODE 规范
1.1标准的文件头
在每一个版块的开头一定要使用统一的文件头，其中包括作者名，模块名，创建日期，概要，更改记录，版权......
用FPGA做正交解码(2023-12-25)
器”，因为它会计算正交输入的所有跃迁。在verilog HDL中，这为我们提供了：
module quad(clk, quadA, quadB, count);
input clk, quadA......
基础知识之Buzzer - 蜂鸣器(2024-03-27)
on MicroPython
播放音频文件
转换MP3音频文件为Wav文件
buzzer_music
5 Verilog编程（FPGA）
在FPGA中使用PWM来驱动蜂鸣器，使用......
实验17：分频器(2023-10-12)
期多的相与，负周期多的相或），得到占空比为50%的奇数n分频时钟。
建模描述
用行为级描述任意整数分频器程序清单divide.v
module divide #
( //parameter......
基于DDS的任意波形、信号发生器设计(2023-12-14)
用Verilog设计一个计数器，当计数器值不同时完成不同操作，实现一次DAC转换，程序实现如下：
reg [7:0] cnt;always @(posedge clk or negedge rst_n......
Synopsys正在致力于建设其完整的RISC-V生态系统(2023-12-22)
联合解决方案能够实现更早的软件开发和测试，以及加速CPU中心系统的验证。”
在EDA和Verilog演变中的成功经历
Imperas创始人Davidmann在电子设计自动化行业有着辉煌的业绩，而这......
Verilog HDL简介&基础知识1(2024-01-29)
Verilog HDL简介&基础知识1;
Verilog 是 Verilog HDL 的简称，Verilog HDL 是一种硬件描述语言（HDL：Hardware Description......
FPGA计数器的艺术(2023-12-28)
FPGA计数器的艺术;计数器构成了一个基本的构建块。 它们有各种形状和形式......本文引用地址：计数器 1 - 计数器
最简单的计数器
可以使用几行 Verilog 构建快速高效的计数器。例如......
如何使用NXP的PLU配置工具(2022-12-05)
应付相对复杂一些的组合逻辑需求，具有灵活的输入输出用法。NXP提供的PLU的配置工具，可以让设计流程支持Verilog模式，示意图设计模式以及直接使用配置LUT的模式。 LPC80x 15 MHz|Arm......
WIFI_ESP8266通信系统设计(2023-12-18)
宽的数据，其中0x41为A的ASCII码，0x0D和0x0A为回车换行的ASCII码， Verilog语言中使用双引号获取字符的ASCII码。
变量char表示AT指令数据，变量num表示AT指令......
可创建小型组合与时序逻辑电路的PLU可编程逻辑单元(2023-03-14)
;OUTPUT_MUX[5] = 0x0000001a; /* FF0 (FF01) -> OUT5 */
逻辑分析仪检测结果如下：
3.2 Verilog配置
打开PLU配置工具，选择......
利用强大的软件设计工具为FPGA开发者赋能(2024-07-17)
中被广泛用于设计约束的SDC格式文件，Propel SDK使用基于Eclipse的行业标准工具。同时，莱迪思综合工具广泛还覆盖了各种设计入门语言，包括FPGA支持的所有标准语言，如VHDL、Verilog和......
利用强大的软件设计工具为FPGA开发者赋能(2024-07-17)
、Verilog和System Verilog。在新版本中，与Verilog类似，Propel 2024.1增强了对VHDL的支持，用VHDL和Verilog编写的RTL代码可转换为胶合逻辑组件，用于......
利用强大的软件设计工具为FPGA开发者赋能(2024-07-19 09:27)
中被广泛用于设计约束的SDC格式文件，Propel SDK使用基于Eclipse的行业标准工具。同时，莱迪思综合工具广泛还覆盖了各种设计入门语言，包括FPGA支持的所有标准语言，如VHDL、Verilog和......
VGA接口原理与Verilog实现编程案例解析(2023-08-04)
VGA接口原理与Verilog实现编程案例解析;一、 软件平台与硬件平台
软件平台：
1、操作系统：Windows-8.1
2、开发套件：ISE14.7
3、仿真工具：ModelSim-10.4......
瞬曜EDA发布RTL高速仿真器ShunSim，大幅提升超大规模集成电路验证效率(2022-06-23)
；
内置经大量商用案例验证的稳健安全的仿真内核Verilator；
支持Verilog、System Verilog、C++、SystemC等多款主流设计和验证语言；
具备交互式模式、Force......
51学习笔记之利用定时器0产生最大周期为16s的PWM波(STC12C5A60S2)(2024-07-24)
register
sbit CCF0 = CCON^0; //PCA module-0 interrupt flag
sbit CCF1 = CCON^1; //PCA module-1......
调试分析之 使用gdb远程调试ARM开发板(2024-08-13)
);
25 }
26 return 0;
27 }
首先再开发板写好写程序.编译
root@Lover雪:/home/study/nfs_home/module......
S2C在其基于FPGA的原型平台V7 TAI Logic Module系列中加入最新的QuadE V7;S2C在其基于FPGA的原型平台V7 TAI Logic Module系列......
Verilog HDL之步进电机驱动控制(2023-07-03)
Verilog HDL之步进电机驱动控制;Verilog HDL 之 步进电机驱动控制
步进电机的用途还是非常广泛的，目前打印机，绘图仪，机器人等等设备都以步进电机为动力核心。那么，下面......
IXYS推出了ISOPLUSTM表面贴装功率器件（SMPD）系列的最新产品(2013-03-05)
up to 15kW. Using IXYS’ proprietary DCB isolated substrates the SMPD Module flexibility provides......
S2C发布Dual Virtex-7 2000T FPGA 快速SoC原型验证硬件(2012-05-31)
Logic Module，是以两个Xilinx公司的28-nm Virtex-7 FPGA的设备为基础的。Dual V7 TAI Logic Module 可在单板上提供高达4000万ASIC门容......
关于linux可安装模块的装载地址的研究(2024-07-11)
有两种方法：
方法1）经验证是可行的
cat /sys/module/xxx.ko/sections/.text
方法2）经验证是有问题的
“cat /proc......
AutoSAR构架以及在多核汽车MCU的运行(2023-08-25)
可以看到绝大多数的BSW Module 都在一个核上，部分BSW Module会在两个核上都存在实例
RTE横跨多核之间，为SWC与BSW Module之间提供Mapping。这个Mapping分为两种，一种......
Holtek推出BA45F5740/5740－2/5750/5760带万年历的感烟探测器MCU(2020-07-16)
EEPROM、多通道12-bit ADC、多功能Timer Module及1组SPI/I2C/UART通信接口。提供16-pin NSOP及20/24-pin SOP封装。
BA45F5750......
L6234无刷直流电机控制-简易版(2023-06-20)
module setting: set clock source to clkI/O / 1 (no prescaling)
TCCR1A = 0;
TCCR1B = 0x01......
OK6410 rmmod卸载模块失败：No such file or directory(2024-09-06)
FAST_FUNC bb_delete_module(const char *module, unsigned int flags){ errno = 0; delete_module......
linux-3.0移植到FL2440（只做基本的移植）(2023-05-23)
│ │ │ │ [ ] Simtec IM2440D20 (OSIRIS) module......
实验13：JK触发器(2023-10-11)
代替R,构成了J-K锁存器。
建模描述
用行为级描述实现的带异步复位和置位端的边沿触发器程序清单 jk_ff.v
module jk_ff( //模块名及参数定义input clk......
Linux驱动之内核加载模块过程分析(2024-08-20)
/chrovery/article/details/51088425
一、前言
对于现在编译的一些module要insmod在系统上时，可能会报各种各样的错误。这些错误仔细研读内核源码，都能......
一种可复用的高速SPI总线的设计(2024-07-18)
几个从外围器件。
3 设计原理
本系统用硬件描述语言verilog描述，是可IP复用的通用结构。
3.1 典型应用
SPI 接口的典型应用如图2所示，微处......
西门子推出Catapult AI NN以简化先进芯片级系统设计中的AI加速器开发(2024-06-18)
++ 代码，并合成为 Verilog 或 VHDL 语言的 RTL 加速器，以便在芯片中实现。
Catapult AI NN集成了用于机器学习硬件加速的开源软件包hls4ml，以及......
Codasip与英特尔合作开发RISC-V教学生态系统(2022-12-06)
于项目的RISC-V作业。
从2023年秋季开始，Codasip大学项目将利用Intel Pathfinder开发RISC-V FPGA开发板，用于研究生SoC和本科生高级合成（HLS）和Verilog课程......
Codasip与英特尔合作开发RISC－V教学生态系统(2022-12-06 13:51)
于项目的RISC-V作业。从2023年秋季开始，Codasip大学项目将利用Intel Pathfinder开发RISC-V FPGA开发板，用于研究生SoC和本科生高级合成（HLS）和Verilog课程......
FL2440驱动添加（1）：hello world 驱动模块添加(2024-07-24)
Hello Module.
3，修改drivers/char/Makefile，编译添加的hello.c
obj-$(CONFIG_FL_HELLO) += hello.o
4,make......
相关企业
;时利信公司;;专业生产:DTV MODULE GPS MODULE FM/AM TUNER
数传模块、无线通信模块、无线通讯模块、无线跳频收发模块、无线收发模块、无线模块（无线射频模块）、射频模块、无线抄表、无线远传抄表、无线远传水表；RF MODULE、RF MODEM、RADIO MODEM
;kingbank technology co,ltd;;MODULE/FLASH
G5 Corporation;;TFT LCD Module, Semiconductor, Storage Devices,;
, Egypt , Korea , Iran , Thailand , USA .... and also for cable , crystal , LED , LCD , IGBT module , RF
;G-MAX TECH LIMITED;;CDMA TEST AND MODULE , GSM&GPRS,
;嘉盈;;专业精营-DRAM/Flash/Memory Card/Module - Original Brand & OEM HK
;建设公司;;专业精营-DRAM/Flash/Memory Card/Module - Original Brand & OEM HK
;合胜科技（香港）有限公司;;香港合胜科技是台湾AVANT公司的一级代理，AVANT公司设计及生产适用于高电压LCD Module行业的STN Driver和Controlling ICs，其产
;青岛东西电子;;MODULE TR FET GTO SSR SCR IGBT RELAY DIODE FAN-MOTORS REED-SWITCH