资讯
异步FIFO设计，搞清楚这7点就够了！(2024-12-19)
则会有问题，因为采样过程不符合采样定理。
那么会造成什么问题？答案是漏采。某些数值可能会被漏掉。例如原本是连续的0--1--2---3的信号，从快时钟同步到慢时钟......
FPGA图像处理方法详解(2024-12-18)
的平均值），最后对图像进行二值化处理，提取出目标的轮廓。
求背景差 VHDL代码实现：
5、注意点
（1）视频输入设备的采样频率和FPGA的晶振频率通常不一样，因此会产生异步时钟域......
STM32 USB 设备音频数据流(2023-02-27)
刻录或保存。
同步问题
USB外设时钟、I2C外设时钟和外部功放时钟是同步的，因为它们共用一个时钟域，但不能同步PC的时钟域。
这些不同的时钟域将会造成音频的不同步，出现断音或丢失部分音频。
主要问题
1......
跨越时钟域(2023-12-26)
跨越时钟域;
设计可以使用多个。每个在内部形成一个“域”，如果在另一个中需要在一个中生成的信号，则需要格外小心。本文引用地址：跨1-信号
假设 clkB 域中需要来自 clkA 域的信号......
，并从其派生出使能信号(而不是分频时钟)。然后使用这些使能信号来实现所需的时钟域，结果是时钟域之间都是物理同步。
IP核内时钟分配的另一种可能性是使用锁相环/延迟......
【vivado约束学习四】跨时钟域路径分析(2024-12-13)
【vivado约束学习四】跨时钟域路径分析;
【vivado约束学习四】跨时钟域路径分析
若要查看跨时钟域路径分析报告，可选......
将ASIC IP核移植到FPGA上——如何确保性能与时序以完成充满挑战的任务！(2024-08-26)
编程逻辑模块中经常使用一种兼容FPGA的时钟分布。不是使用许多不同的、彼此之间有明确联系的时钟信号，而是使用一个单一的时钟信号，并从其派生出使能信号（而不是分频时钟）。然后使用这些使能信号来实现所需的时钟域，结果是时钟域......
FPGA复位的8种技巧(2024-12-19)
同步。
对在给定时钟域中使用同步复位方法的设计来说，使用标准的亚稳态解决电路（两个背对背触发器）就足以把全局复位引脚同步到特定的时钟域。这个同步复位信号可以利用触发器上的同步SR 端口初始化该时钟域......
Silicon Labs发布业界首款支持4G ／ LTE和以太网的无线时钟(2017-09-26)
设计，相对于依赖多个PLL和分立振荡器的解决方案，提供了卓越的可靠性。基带单元具有复杂的时钟要求，需要多个独立时钟域，包括用于CPRI到远程无线电头连接的时钟域，用于基于以太网的eCPRI前传......
CS485xx数字音频DSP处理方案分析(2024-09-10)
CS485xx数字音频DSP处理方案分析; Cirrus公司的CS485xx DSP系列可提供高性能的后处理和数字音频混合。在PCM输入上提供的双时钟域允许不同采样频率的音频流的混合。低功......
汽车系统安全组件在车载网络通信架构的应用(2022-12-05)
多时间同步域技术，建立时间同步链接的冗余备份，可支持单时钟源以及多时钟源。时钟域冗余机制下图所示，在正常情况下，时钟源建立两条时间同步树，形成时钟域1和时钟域2。在同步节点时间时，由节点前的网关或者节点本身完成时钟域......
AD9739数据手册和产品信息(2024-11-11 09:18:46)
内编程。
内置片内控制器简化系统集成。双端口源同步LVDS接口简化了与现有FGPA/ASIC技术的数字接口。片内控制器用于管理外部和内部时钟域随温度而发生的变化，以确保主机与DAC内核间的可靠数据传输。利用......
vivado时序异常分析(2024-12-19)
set_min_delay命令进行约束（通常称为in-to-out I/O路径）。
某些异步信号间没有时钟关系，但是需要最大延迟约束。比如我们通常用set_clock_groups划分两个异步时钟域，但有时我们需要确保两个时钟域......
STM32L5低功耗特性(2023-02-09)
功耗模式下的状态
超低功耗模式
L5的低功耗模式与L4/L4+的区别
STM32L5外设在低功耗设计上的考虑
I-Cache
MSI
LPUART
LPTIM
16位定时器，双时钟域
可工......
FPGA亚稳态和毛刺小结(2024-12-19)
两个时钟域的地址交互时,使用格雷码计数器并多拍处理, 可减低对亚稳态的敏感.
4.能用低的频率实现的功能，不要用高的频率。频域较高时，要用三拍或者更多的触发器来降低亚稳态的危害。
5.较陡的信号......
灿芯半导体推出两项创新技术用于DDR物理层(2022-07-08)
迟） 技术在读数据通路上，采用了两种可选的、独特的采样方式进行数据转换，而不像其他DDR物理层供货商采用FIFO进行跨时钟域转换，此技术将延迟降低到最小，节省了硅面积。
True-Adaptive......
FPGA计数器的艺术(2023-12-28)
没有缺点。
计数器滴答声
假设我们需要一个“滴答”信号，该信号每 1024 个时钟断言一次。 最有可能的是，我们会创建一个 10 位计数器和一些逻辑来生成“滴答声”。 让我们看看如何做到这一点。
首先......
FPGA约束、时序分析的概念介绍(2024-01-04)
时就会发现与前面公式完全一致。
Altera的其他基本时序概念
Clock Setup Time （tsu） 要想正确采样数据，就必须使数据和使能信号在有效时钟沿到达前就准备好，所谓时钟建立时间就是指时钟到达前，数据......
五大高校科研团队在集成电路上有最新突破！(2024-10-10)
，提出双时钟域架构使得在慢时钟域运行的近阈值（Near-Vth）SRAM与快时钟域的计算逻辑电路能够实现速度匹配；此外，该设计通过电荷恢复逻辑在亚阈值（Sub-Vth）电压下运行组合逻辑电路，大幅......
S5PV210 时钟(2023-09-12)
S5PV210 时钟;CLOCK DOMAINS 时钟域
S5PV210 consists of three clock domains, namely, main system (MSYS......
来学习了！复位电路基础知识点~(2024-12-13 17:47:52)
复位脉冲丢失，同步复位电路没有起到作用，时序图如下所示：
解决办法:
一方面，可以采用脉冲捕捉电路，这个电路在我的跨时钟域控制信号......
瑞萨推出兼顾超低功耗和卓越25fs-rms抖动性能的全新FemtoClock™(2024-04-18)
的无源晶振输入时，满足下一代224Gbps SerDes设计需求。本高集成度产品可具有多达四个时钟域，并提供具有出色信噪比（PSRR）的集成LDO（低压差稳压器），从而降低了电路板的复杂度与成本。
Zaher......
瑞萨推出兼顾超低功耗和卓越25fs-rms抖动性能的全新FemtoClock?(2024-04-19)
的无源晶振输入时，满足下一代224Gbps SerDes设计需求。本高集成度产品可具有多达四个时钟域，并提供具有出色信噪比（PSRR）的集成LDO（低压差稳压器），从而降低了电路板的复杂度与成本。
Zaher......
瑞萨推出兼顾超低功耗和卓越25fs-rms抖动性能的 全新FemtoClock™ 3时钟解决方案(2024-04-18)
SerDes设计需求。本高集成度产品可具有多达四个时钟域，并提供具有出色信噪比（PSRR）的集成LDO（低压差稳压器），从而降低了电路板的复杂度与成本。
Zaher Baidas, Vice......
如何为ADC增加隔离而不损害其性能呢？(2023-12-28)
会受到影响。本文引用地址：关于隔离，有三方面需要考虑：
■ 确保热端有电的隔离电源
■ 确保数据路径得到隔离的隔离数据
■ ADC（采样时钟或转换信号）的时钟隔离，以防热端不产生时钟
隔离电源（反激......
基于FPGA的LSA系列激光粒度测试仪的数据采集系统设计(2023-01-11)
控制模块和 FIFO之间的数据传递。本文中参考了通常所说的用寄存器打两次的方法，在 33MHz的时钟域中采用两个寄存器采样 AD转换控制模块的控制信号，并利用一个同或门检测两个寄存器输出是否一致，再根据同或门的输出信号......
芯海科技CSCE2010 的低功耗 IO设计(2024-07-31)
管理、设计多种低功耗工作模式，以及通过软件优化来减少不必要的计算和中断，从而达到降低整体功耗的目的。
1. 时钟管理
● 多时钟域，将不同功能模块设置在不同频率的时钟域
● 时钟调节，根据工作负载动态调整时钟......
芯海科技CSCE2010 的低功耗 IO设计(2024-08-01 09:30)
多种低功耗工作模式，以及通过软件优化来减少不必要的计算和中断，从而达到降低整体功耗的目的。1. 时钟管理● 多时钟域，将不同功能模块设置在不同频率的时钟域● 时钟调节，根据工作负载动态调整时钟频率● 时钟......
Linear推出低相位噪声整数N合成器LTC6951(2016-03-23)
分频器输出之间，保持可重复和确定性的相位关系。ParallelSync™多芯片并联同步功能允许按照公共基准时钟对多个 LTC6951 IC 的输出重新定时。这就允许在基准时钟域与基准一致的同步，并易......
瑞萨推出兼顾超低功耗和卓越25fs－rms抖动性能的全新FemtoClock 3时钟解决方案(2024-04-19)
产品具有行业领先的超低的相位噪声和抖动，可满足112Gbps SerDes速率的需要，以及在48MHz至73MHz频率的无源晶振输入时，满足下一代224Gbps SerDes设计需求。本高集成度产品可具有多达四个时钟域......
瑞萨推出兼顾超低功耗和卓越25fs－rms抖动性能的全新FemtoClock 3时钟解决方案(2024-04-19)
产品具有行业领先的超低的相位噪声和抖动，可满足112Gbps SerDes速率的需要，以及在48MHz至73MHz频率的无源晶振输入时，满足下一代224Gbps SerDes设计需求。本高集成度产品可具有多达四个时钟域......
一文帮你讲透复位电路，复位电路工作原理详解，图文+案例(2024-11-02 23:15:58)
先经过前级的同步释放之后，就不存在亚稳态稳定好导致的输出rst_n不一致的问题了。
最后说一下多时钟域的复位：在多时钟域复位中，外部的异步复位信号的同步释放应该各自的时钟进行同步，比如异步FIFO中......
自动驾驶系统中的传感器与时序闭环应用(2024-01-04)
传感器都可看作一个时区，时区内独自计时，但是要和权威时钟源同步）。
同步误差是相对于权威时钟源而言的，传感器的时钟与权威时钟源存在误差，因此需要周期性地修正传感器的时钟域。权威时钟源有两个，即以太网和GNSS......
瑞萨推出兼顾超低功耗和卓越25fs-rms抖动性能的全新FemtoClock™ 3时钟解决方案(2024-04-22)
具有行业领先的超低的相位噪声和抖动，可满足112Gbps SerDes速率的需要，以及在48MHz至73MHz频率的无源晶振输入时，满足下一代224Gbps SerDes设计需求。本高集成度产品可具有多达四个时钟域......
FPGA：SPI接口(2024-01-04)
不错的小调试工具。 “clk”需要比 SPI 总线更快。Saxo-L 的默认时钟为 24MHz，在这里工作正常。
我们使用 FPGA 时钟和移位寄存器对 SPI 信号（SCK、SSEL 和 MOSI）进行采样......
京微雅格重磅之作―新版FPGA/CAP设计套件Primace5.0(2013-10-28)
驱动的布局布线是一种已经被广泛证明与接受的设计方法，设计人员通过描述设计的时序约束（包括核心频率约束，I/O约束，例外约束，特定路径约束，跨时钟域约束等）可以有效指导布局布线程序高效、高质......
FPGA串行接口 1 - RS-232 串行接口的工作原理(2024-01-02)
率为 921600Hz。
假设我们有一个可用的“Baud8Tick”信号，每秒断言 921600 次。
设计
首先，传入的“RxD”信号与我们的时钟没有关系。我们使用两个D触发器对其进行过采样，并将其同步到我们的时钟域......
FPGA串行接口（RS-232）(2023-12-28)
率为 921600Hz。
假设我们有一个可用的“Baud8Tick”信号，每秒断言 921600 次。
设计
首先，传入的“RxD”信号与我们的时钟没有关系。我们使用两个D触发器对其进行过采样，并将其同步到我们的时钟域......
9404-05采样扩展实时示波器的功能特点及应用(2023-04-07)
。千兆信号的时钟性能和眼图分析；小于2ps的RMS触发抖动和5GHz内部触发器，支持当今高速串行数据系统的边沿分析和特性描述；实时宽带采样可同时显示在放大器、路由......
FPGA设计必须注意的设计原则(2024-12-18)
的初次同步，在输入信号采样和增加时序约束余量中使用。
同步时序电路的时钟如何产生？
时钟的质量和稳定性直接决定着同步时序电路的性能。
输入信号的同步
同步时序电路要求对输入信号......
FPGA设计必须注意的设计原则(2024-12-18)
、输出信号都是由某个时钟沿驱动触发器产生出来的。
同步时序电路可以很好的避免毛刺。布局布线后仿真，和用逻辑分析仪采样实际工作信号都没有毛刺。
是否......
一种很简单的增量调制（DM）编码(2024-01-10)
编码是对每个采样值的幅度都用一定位宽的数据量化；DM编码每个采用值只用1比特量化。虽然码率降低了很多，但信噪比也大大下降。
DM编码有如下两个固有缺陷：
斜率过载：当输入信号变化速率过快时，比较器的输出跟不上输入信号......
【IC技术圈成员文章】异步电路碎碎念（六）手撕打拍同步器(2024-12-13)
.可配置性，主要包括打拍级数和在源时钟域是否需要打拍后输出；
2.专用同步打拍寄存器，实际交付的工程中同步器中的打拍寄存器可能会例化专用的模块，这是避免被工具优化或者做multi......
龙芯中科发布首款采用自主指令系统LoongArch处理器芯片(2021-07-23)
量运算单元和2个访存单元；集成了2个支持ECC校验的64位DDR4-3200控制器，4个支持多处理器数据一致性的HyperTransport 3.0控制器；支持主要模块时钟动态关闭，主要时钟域......
基于 FPGA 的低成本、低延时成像系统(2024-12-07)
官方对于特殊情况建议使用下面的架构：
去掉了VDMA，但是对于时钟系统要去更高，对于视频输入输出在不同时钟域情况下是使用不了的，所以整体要求比较高。但是砍掉了VDMA和DDR，所以整体成本会低很多。关于没有VDMA情况下的各个IP的设......
无需国外授权，国产CPU龙芯3A5000处理器重磅发布(2021-07-23)
，包含4个处理器核心；集成了2个支持ECC校验的64位DDR4-3200控制器，4个支持多处理器数据一致性的HyperTransport 3.0控制器；支持主要模块时钟动态关闭，主要时钟域......
MSP432™ MCU的一些关键特性(2023-01-04)
启动
可选时钟源
电源模式
最低电压1.62V
使用集成DC / DC驱动核心电压
自动关机
内部温度传感器，ADC采样时间减少
8、10、12或14位可选，选择最低位数可提高转换速度，节省电池电量（本系......
基于C8051F020单片机和高速运放LM6361实现数字示波器的设计(2023-05-30)
与IDT7202的写信号接同样一个时钟，这样便使两者同步。当采样1 024个点时，关闭采样时钟信号，IDT7202的FF端低电平有效，CPU把IDT7202中的数据取出并查询IDT7202的空标志位端；当低......
基于 SemiDrive X9H 的 Core Board 之 e-Cockpit 方案(2022-11-28)
与系统控制域，简称“实时时钟域”
功能描述
板载 X9660-AHFAA 高性能车规级处理器芯片，片内集成6个 ARM Cortex-A55 处理器内核，1个 ARM Cortex-R5 内核，1个......
如何选择实时示波器进行抖动测试和分析，有哪些关键因素(2023-05-24)
采集、累计显示的工作方式，对于电路设计和调试而言受到较多的限制，无法进行深层的抖动分析。
图2：典型的时钟信号抖动测试参数。
2） 更为流行的方法是采用数字存储示波器的实时捕获模式，单次触发，连续......
相关企业
;北京华人时创科技发展有限公司;;公司主营：GPS时钟，GPS卫星同步时钟，NTP网络时间服务器，GPS时间服务器，时间同步服务器，NTP时钟同步服务器、GPS网络时钟，SNTP服务器，网络
开发到专业制造各类大型的LED数字钟，GPS主时钟、无线钟，无线医院钟，无线学校钟，军用钟，世界时区钟，记时钟，倒记时钟，大型计时钟，电子看板，网络时钟，产品计数器。 我们还制造工业、政府、研究机构用的时钟
同世界各地的许多品牌公司建立了业务关系，赢得了良好声誉。 我们专注于LCD产品的研究开发。主要包括简单时钟和多功能液晶时钟（如倒计时，天气预报，温度计，湿度计，气压计，指南针，高度计等 ） 我们也提供无线电，射频433天气预报时钟，遥控时钟
;北京中都天成国际贸易有限公司;;强势分销ST、NXP等世界知名品牌的IC,涵盖通讯接口、视频切换、编解码、多音双频、语音处理、模数 A/D 、数模 D/A 转换、可编程逻辑、单片机、数字信号
室内外温度计及时钟控制 MT-191室内外温度计同显 2071-1 温湿度计＋时钟 2071-2 温湿度计 2071-3 双温＋时钟 0203温湿度计同显 196高温温度计-50℃到150
产品检测仪器等、时钟测试仪、唛架仪、电视衰减器等产品的经销批发的有限责任公司。深圳市恩科信电子科技有限公司仪器销售部经营的标准信号源／时差仪／电子产品检测仪器等、时钟测试仪、唛架仪、电视
表．银行外币屏．世界时钟．证券公司专用屏，时钟屏．交通诱导屏，各种ＰＬＣ专用显示屏．开发各种异型屏 郑州友利电子设备有限公司（原漯鑫泰电子厂）是集LED光电产品的开发、生产、销售、工程
;邢台金利时钟表批发店;;
监控 二极管 肖特基二极管 小信号开关二极管 大电流电压抑制器 瞬态电压抑制器 （TVS） 调谐二极管 齐纳二极管 功率整流器 标准和快速恢复 超快速 超软 时钟管理 时钟分配 时钟产生 放大器 除法器 相位
产品也已通过权威部门的鉴定。公司产品已广泛应用于电力、金融、通信、交通、广电、安防、石化、冶金、水利、国防、医疗、教育、政府机关、IT等领域。 公司自主研发的GPS（北斗）卫星同步时钟