资讯
System Verilog的概念以及与verilog的对比(2024-12-27)
设计中的许多模块往往具有相同的端口定义，在Verilog中，我们必须在每个模块中进行相同的定义，这为我们增加了无谓的工作量。SystemVerilog提供了一个新的、高层抽象的模块连接，这个连接被称为接口（Interface......
Verilog HDL简介&基础知识1(2024-01-29)
，左端就补0扩展；如果最左边的位是x，左端就补x扩展；如果最左边的位是z，左端就补z扩展。
如果无符号数的位数大于size，那么就在左端截去多余的位。
在Verilog-2001中，对于没有size......
VHDL精密，Verilog简洁，但要写好都要遵守这25条通则(2024-12-19)
有能够综合的5种 逻辑运算 VHDL中 有常用的6种，均用字符形式表达 Verilog HDL中有3类共14种，
分为一般逻辑运算，位逻辑运算，缩减逻辑运算 关系运算 VHDL中有......
利用强大的软件设计工具为FPGA开发者赋能(2024-07-17)
图形化的集成开发环境（IDE）和工具链，基于Builder提供的硬件信息，完成相对应的软件开发。
在最新版本的莱迪思Propel(2024.1)中，“进一步简化开发周期，改善软硬件设计人员的体验，使他......
利用强大的软件设计工具为FPGA开发者赋能(2024-07-17)
SDK通过图形化的集成开发环境（IDE）和工具链，基于Builder提供的硬件信息，完成相对应的软件开发。
在最新版本的莱迪思Propel(2024.1)中，“进一步简化开发周期，改善......
利用强大的软件设计工具为FPGA开发者赋能(2024-07-19 09:27)
SDK通过图形化的集成开发环境（IDE）和工具链，基于Builder提供的硬件信息，完成相对应的软件开发。在最新版本的莱迪思Propel(2024.1)中，“进一步简化开发周期，改善......
Synopsys正在致力于建设其完整的RISC-V生态系统(2023-12-22)
联合解决方案能够实现更早的软件开发和测试，以及加速CPU中心系统的验证。”
在EDA和Verilog演变中的成功经历
Imperas创始人Davidmann在电子设计自动化行业有着辉煌的业绩，而这......
systemVerilog知识汇总(2024-12-19)
Verilog中，初学者经常分不清reg和wire两者的区别，在sv中对此进行了改进，这种新的数据类型为logic，但要求logic不能有多个结构性的驱动。logic有四种状态：0,1，x，z......
基于matlab FPGA verilog的FIR滤波器设计(2024-11-28)
基于matlab FPGA verilog的FIR滤波器设计;
本次设计实现8阶滤波器，9个系数，由于系数的对称性，h(0)=h(8)，h1(1)=h(7......
在HLS中插入HDL代码(2024-11-29)
两者的优势为FPGA开发打造一把“利剑”。
说明
接下来，将介绍如何创建 Vitis-HLS 项目并将其与自定义 Verilog 模块......
Verilog HDL基础知识9之代码规范示例(2024-02-26)
Verilog HDL基础知识9之代码规范示例;2.Verilog HDL 模板......
如何使用NXP的PLU配置工具(2022-12-05)
应付相对复杂一些的组合逻辑需求，具有灵活的输入输出用法。NXP提供的PLU的配置工具，可以让设计流程支持Verilog模式，示意图设计模式以及直接使用配置LUT的模式。 LPC80x 15 MHz|Arm......
可创建小型组合与时序逻辑电路的PLU可编程逻辑单元(2023-03-14)
;OUTPUT_MUX[5] = 0x0000001a; /* FF0 (FF01) -> OUT5 */
逻辑分析仪检测结果如下：
3.2 Verilog配置
打开PLU配置工具，选择......
用FPGA做正交解码(2023-12-25)
器”，因为它会计算正交输入的所有跃迁。在verilog HDL中，这为我们提供了：
module quad(clk, quadA, quadB, count);
input clk, quadA......
Altera MAX10: 时钟分频(2023-10-27)
Altera MAX10: 时钟分频;
在之前的实验中我们已经熟悉了的各种外设，掌握了verilog的组合逻辑设计，接下来我们将学习的设计。本文引用地址：
====硬件说明====
时钟......
Lattice MXO2: 时钟分频(2023-10-27)
Lattice MXO2: 时钟分频;
在之前的实验中我们已经熟悉了的各种外设，掌握了verilog的组合逻辑设计，接下来我们将学习的设计。本文引用地址：
硬件说明
时钟......
瞬曜EDA发布RTL高速仿真器ShunSim，大幅提升超大规模集成电路验证效率(2022-06-23)
；
内置经大量商用案例验证的稳健安全的仿真内核Verilator；
支持Verilog、System Verilog、C++、SystemC等多款主流设计和验证语言；
具备交互式模式、Force......
FPGA三人表决器(2023-12-19)
引用地址：
二、实现原理
其实这一切都离不开数字电路，首先我们可以绘制出三人的真值表，然后用Verilog去实现它，真值表如下：
三、硬件部分
通过对此项目进行评估我们发现：1.该项目需要三个输入，我们......
PCIe 7.0 VIP如何解锁万亿参数AI模型的高性能计算潜力？(2024-07-24)
PCIe 7.0 VIP如何解锁万亿参数AI模型的高性能计算潜力？;在近期的博文《新思科技率先推出PCIe 7.0 IP解决方案，加速HPC和AI等万亿参数领域的芯片设计》中，新思......
PCIe 7．0 VIP如何解锁万亿参数AI模型的高性能计算潜力？(2024-07-24 13:32)
PCIe 7．0 VIP如何解锁万亿参数AI模型的高性能计算潜力？;在近期的博文《新思科技率先推出PCIe 7.0 IP解决方案，加速HPC和AI等万亿参数领域的芯片设计》中，新思......
【IC技术圈成员文章】异步电路碎碎念（六）手撕打拍同步器(2024-12-13)
Variables: // verilog-auto-inst-param-value:t // verilog-library-directories:(".") // verilog-library......
Lattice MXO2: LED流水灯(2023-11-02)
就能实现流水灯。
Verilog代码
模块化设计是用硬件描述语言进行数字电路设计的精髓，代码可重复利用。而且模块化的设计使得程序的结构也很清晰。这里我们首先看看流水灯的模块化设计。利用了之前的3......
Altera MAX10: LED流水灯(2023-11-02)
位输出到LED就能实现流水灯。
====Verilog代码====
模块化设计是用硬件描述语言进行数字电路设计的精髓，代码可重复利用。而且模块化的设计使得程序的结构也很清晰。这里......
Verilog HDL之步进电机驱动控制(2023-07-03)
Verilog HDL之步进电机驱动控制;Verilog HDL 之 步进电机驱动控制
步进电机的用途还是非常广泛的，目前打印机，绘图仪，机器人等等设备都以步进电机为动力核心。那么，下面......
Lattice MXO2: 2位7段数码管显示(2023-10-26)
-16译码器，如果我们想数码管能显示16进制可以全译码，如果只想显示数字，可以只利用其中10个译码，下面看看如果用Verilog来实现。
Verilog代码......
Altera MAX10: 2位7段数码管显示(2023-10-26)
是数码管显示的表格:
这其实是一个4-16译码器，如果我们想数码管能显示16进制可以全译码，如果只想显示数字，可以只利用其中10个译码，下面看看如果用Verilog来实现。
====Verilog代码......
京微雅格重磅之作―新版FPGA/CAP设计套件Primace5.0(2013-10-28)
RTL 代码质量，Primace5.0新增了RTL Template功能，其中包括了常用的Verilog设计元素。Primace5.0还第一次完整支持了8051MCU的SoC仿真......
如何确定Verilog表达式的位宽(2024-12-19)
如何确定Verilog表达式的位宽;
一般规则
很多时候，Verilog......
Verilog HDL基础知识9之代码规范(2024-02-26)
Verilog HDL基础知识9之代码规范;1.RTL CODE 规范
1.1标准的文件头
在每一个版块的开头一定要使用统一的文件头，其中包括作者名，模块名，创建日期，概要，更改记录，版权......
verilog求倒数-ROM实现方法(2024-12-19)
verilog求倒数-ROM实现方法;
采用线性逼近法结合32段线性查找表的方式来实现1/z的计算。
首先将1/32-1/64的定点化数据存放到ROM中，ROM中存放的是扩大了2......
基于DDS的任意波形、信号发生器设计(2023-12-14)
用Verilog设计一个计数器，当计数器值不同时完成不同操作，实现一次DAC转换，程序实现如下：
reg [7:0] cnt;always @(posedge clk or negedge rst_n......
一种可复用的高速SPI总线的设计(2024-07-18)
几个从外围器件。
3 设计原理
本系统用硬件描述语言verilog描述，是可IP复用的通用结构。
3.1 典型应用
SPI 接口的典型应用如图2所示，微处......
西门子推出Catapult AI NN以简化先进芯片级系统设计中的AI加速器开发(2024-06-18)
++ 代码，并合成为 Verilog 或 VHDL 语言的 RTL 加速器，以便在芯片中实现。
Catapult AI NN集成了用于机器学习硬件加速的开源软件包hls4ml，以及......
Codasip与英特尔合作开发RISC-V教学生态系统(2022-12-06)
于项目的RISC-V作业。
从2023年秋季开始，Codasip大学项目将利用Intel Pathfinder开发RISC-V FPGA开发板，用于研究生SoC和本科生高级合成（HLS）和Verilog课程......
Codasip与英特尔合作开发RISC－V教学生态系统(2022-12-06 13:51)
于项目的RISC-V作业。从2023年秋季开始，Codasip大学项目将利用Intel Pathfinder开发RISC-V FPGA开发板，用于研究生SoC和本科生高级合成（HLS）和Verilog课程......
使用Verilog来编程FPGA(2023-12-21)
使用Verilog来编程FPGA;是依赖数字逻辑的数字器件，计算机硬件使用的是数字逻辑，每一个计算，屏幕上每一个像素的呈现，音乐轨的每一个note都是使用数字逻辑构成的功能块来实现的。 虽然......
Verilog实现DDS 正弦波发生器(2024-12-18)
Verilog实现DDS 正弦波发生器;
DDS简介:
DDS 同 DSP（数字信号处理）一样，是一......
合见工软发布灵活适配的高性能仿真器UniVista Simulator(2021-10-12)
品具备以下特点：
- 性能与容量
完整IEEE1364, IEEE1800的支持
处理器架构原生目标代码生成
高性能约束求解引擎
数亿门级设计仿真容量支持
- 语言支持：Verilog......
高性能汽车和FPGA？――共同点比您想象得多(2024-07-29)
，也有同样的发展趋势，但不是那么众所周知。传统上，FPGA是在Verilog或者VHDL中手动进行编程的，使用定点(整数)数字表示，编程人员决定底层实现，例如，什么时候插入流水线寄存器等。即使......
Lattice MXO2: 点亮RGB三色灯(2023-10-18)
出低电平时LED变亮，当FPGA输出高电平时LED熄灭，当两种或者三种颜色变亮时会混合出不同颜色，一共能产生8种颜色。
Verilog代码......
FPGA实现OFDM通信(2024-01-31)
自己增加外部封装接口类型；
（3）Verilog编写FFT，很复杂，找到了一个1024点的并行流水线的，但是资源耗费太大，8192点时很难满足，不采用；
（4）使用HLS用C语言自己编写FFT，程序比较简单，开发快，但是......
基于FPGA的图像去雾算法的实现(2024-12-13)
代码进行转化完成verilog的FPGA图像去雾算法。
Matlab去雾算法的结果展示：
图1 实验结果1......
Microchip推出集成微型FPGA的PIC16 微控制器，售价不到 50 美分(2024-02-27)
最初都采用原理图捕获，直到 FPGA 变得太大且复杂，无法实现原理图。 20 世纪 90 年代初，随着 FPGA 变得越来越大，Verilog 或 VHDL 中的 HDL 编码开始取代原理图输入。我的......
实验17：分频器(2023-10-12)
是verilog里参数定义
parameter WIDTH = 24, //计数器的位数，计数的最大值为 2**(WIDTH-1)
parameter N = 12_000_000 //分频......
Altera MAX10: 点亮RGB三色灯(2023-10-18)
输出信号控制。当输出低电平时LED变亮，当FPGA输出高电平时LED熄灭，当两种或者三种颜色变亮时会混合出不同颜色，一共能产生8种颜色。
====Verilog代码......
使用一个GPIO数字接口测量温度的简单方法(2023-03-17)
传感器的输出电压，V外，定义为：
在 VCO 模式下，LTC6990 频率输出定义为：
由于AD8494的输出电压为V按对于LTC6990，公式1可替代V按在公式2中，并设置R设置= RVCO产生......
基于 FPGA 的低成本、低延时成像系统(2024-12-07)
时成像系统
《优秀的IC/FPGA开源项目》是新开的系列，旨在介绍单一项目，会比《优秀的 Verilog/FPGA开源项目》内容介绍更加详细，包括但不限于综合、上板测试等。两者相辅相成，互补......
后摩尔时代的创新：在米尔FPGA上实现Tiny YOLO V4，助力AIoT应用(2024-11-21)
综合)可以将 Tiny YOLO v4 的 C++ 模型代码的转化为 Verilog RTL(寄存器传输级)代码，从而将模型从软件世界带入硬件实现。
详细步骤：
1. 模型......
使用STM32、SFPGA和I.MX6ULL IO点亮LED灯(2023-08-25)
框图
模块框图
输入输出信号描述
2、RTL代码的编写
开始RTL代码的编写，RTL代码编写出的模块叫RTL模块(后文中也称功能模块、可综合模块)。之所以叫RTL代码是因为用Verilog HDL在......
点亮STM32、FPGA和Liunx板子的LED灯(2024-08-08)
框图
输入输出信号描述
2、RTL代码的编写开始RTL代码的编写，RTL代码编写出的模块叫RTL模块(后文中也称功能模块、可综合模块)。之所以叫RTL代码是因为用Verilog HDL在......
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