资讯
如何正确使用FPGA的时钟资源(2024-12-17)
类型中的哪一种，让他们颇为困惑。赛灵思现有的FPGA中没有一款同时包含这四种资源（见表1）。
这四大类中的每一种都针对特定的应用。例如，数字时钟管理器（DCM）适用于实现延迟锁相环......
MAX5879数据手册和产品信息(2024-11-11 09:18:52)
。器件的延迟锁相环(DLL)可方便器件与FPGA或ASIC进行数据同步。奇偶输入和奇偶误差标识输出用于检测数据源与DAC之间的误码。器件还具有数据时钟复位电路，用于对齐多个DAC数据采集时钟。
器件......
什么是相位噪声 相位噪声的三种测量方案(2023-03-29)
鉴相器增益下降，不适于近端相噪的测试- 设置复杂且需要进行校准- 难以获得合适的延迟线
信号源分析仪法（双通道锁相环互相关法）
- 操作简单，无需复杂的设置和系统校准- 在宽泛的偏移范围内测量非常低的相噪- 互相......
STM32系统时钟和延迟函数初始化(2024-09-13)
：PLL时钟（锁相环时钟）
这些设备有以下2种二级时钟源：
（1）40kHz低速内部RC，可以用于驱动独立看门狗和通过程序选择驱动RTC。RTC用于从停机/待机模式下自动唤醒系统。
（2......
利用STM32CubeMX解读时钟树(2024-09-03)
钟源。
3，高速时钟
HSI RC是内部高速时钟，可以直接选择为系统时钟，可以作为PLL(锁相环倍频输出)的时钟源，还可以作为ADC，USART1，USART2，I2C1，I2C3，LPTIM(低功......
锁相环的工作原理是什么？ 锁相环的PSIM仿真介绍(2024-08-01)
锁相环的工作原理是什么？ 锁相环的PSIM仿真介绍;锁相环的工作原理：
锁相环是一种消除频率误差为目的的反馈控制电路，它的基本原理是比较输入信号和反馈输入信号，提取二者的相位差，把此......
从概念到关键指标，一文弄清PLL频率合成器那些事(2023-02-02)
从概念到关键指标，一文弄清PLL频率合成器那些事;因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输......
锁相环路构成与工作机制(2024-02-02)
锁相环路构成与工作机制;锁相环由哪三部分组成锁相环（Phase Locked Loop，PLL）通常由以下三部分组成：1. 相位比较器（Phase Comparator/Phase Detector......
STM32中的时钟(2024-01-10)
高速外设I/O、串口通信、SPI等等；
低速时钟：用于低速外设RTC看门狗 ；
倍频器：时钟与外设进行时钟适配。
相关寄存器讲解
PLLSRC锁相环倍频器时钟源选择内部高速时钟2分频......
MAX9383数据手册和产品信息(2024-11-11 09:20:43)
MAX9383数据手册和产品信息;MAX9382/MAX9383是高速PECL/ECL相位频率检测器，设计应用于高频带锁相环(PPL)。器件将VCO (V)输入与单端参考电压(R)相比较，由此......
音频均衡器电路(2023-08-08)
器 - 1
元件描述：
1. 锁相环（用于压控振荡器）：
锁相环集成电路的 12 号引脚与 220K 欧姆（R2 和 R4）相连。R2 或 R4 的大值意味着仅有微小的偏移。为了避免在输入为 0V......
清华大学集成电路学院教授李宇根入选2023年度IEEE Fellow(2022-11-23)
本小数分频频率综合器的设计工作。
2001至2006年, 在美国IBM公司Thomas J. Watson研究中心从事高速I/O串口时钟设计，包括低抖动锁相环、时钟数据恢复和片上可测性电路等。
2006年起......
单片机stm32之时钟树以及修改系统时钟频率(2022-12-26)
=high，i=internal)，可以在主图中找到这个HSI RC，还有一个是HSE(外部高速时钟源，e=external)，最后一个是PLLCLK(pll为锁相环提供，也可以在主图中找到)。。但系......
AD9520-4数据手册和产品信息(2024-11-11 09:18:21)
AD9520-4数据手册和产品信息;AD9520-4提供多路输出时钟分配功能，具有亚皮秒级抖动性能，并且片内集成锁相环(PLL)和电压控制振荡器(VCO)。片内VCO的调谐频率范围为1.4 GHz至......
使用一个单一的时钟信号，并从其派生出使能信号(而不是分频时钟)。然后使用这些使能信号来实现所需的时钟域，结果是时钟域之间都是物理同步。
IP核内时钟分配的另一种可能性是使用锁相环/延迟锁相环......
S3C2440 初始化时钟(2024-07-25)
我的板子接了12MHz的晶振，所以将晶振设置为输入的时钟源；OM2和OM3都设置为0。
2、锁相环设置(MPLLCON寄存器)
MPLLCON寄存器:
MPLL 时钟的计算公式:
S3C2440技术......
采用芯片测试的环路滤波器设计(2024-07-24)
采用芯片测试的环路滤波器设计; 小数分频频率合成器在测试时必须外接一个环路滤波器电路与压控振荡器才能构成一个完整的锁相环电路。其外围电路中环路滤波器的设计好坏将直接影响到芯片的性能测试。以......
AD9522-1数据手册和产品信息(2024-11-11 09:19:32)
AD9522-1数据手册和产品信息;AD9522-11提供多路输出时钟分配功能，具有亚皮秒级抖动性能，并且片内集成锁相环（PLL）和电压控制振荡器（VCO）。片内VCO的调谐频率范围为2.27......
STM32时钟系统详解(2024-01-29)
STM32时钟系统详解;1. STM32的时钟源主要有：
内部时钟
外部时钟
锁相环倍频输出时钟
1.1 详细介绍
HSI(内部高速时钟)
它是RC振荡器，频率可以达到8MHZ，可作......
基于单片机控制数字移相器的系统硬件电路设计(2023-06-06)
器及键盘/显示等电路构成。
1.1输入信号倍频电路
倍频电路由锁相环CC4046及双BCD同步加法计数器4518组成。4518作分频器用，实现720分频，其中，U3：A实现9分频，U2实现80分频。倍频电路中锁相环......
STM32——关于在K5中RCC的标志位(2023-04-07)
速外部时钟，接频率为32.768kHz的石英晶体。
其中LSI是作为IWDGCLK(独立看门狗)时钟源和RTC时钟源 而独立使用
而HSI高速内部时钟、HSE高速外部时钟、PLL锁相环时钟、这三......
S3C2440时钟详解(2024-06-11)
上都使用了比主频低的多的时钟输入，在CPU内部使用锁相环进行倍频。对于S3C2440，常用的输入时钟FIN有两种：12MHz和16.9344MHz，那么CPU是如何将FIN倍频为FCLK的呢？
S3C2440使用......
STM32系统中的五个时钟源介绍(2023-08-02)
速内部时钟，RC振荡器，频率为40kHz
LSE是低速外部时钟，接频率为32.768kHz的石英晶振
PLL为锁相环倍频输出，其输出频率最大不得超过72MHz
SYSCLK系统时钟SYSCLK最大......
STM32时钟系统的基础知识(2024-07-31)
,一般采用8Mhz的晶振，为系统提供更为精确的主时钟。
图2.6 外置高速时钟HSE
03 HSE、HSI和PLL的使能
3.1 系统时钟源的使能
Stm32的时钟源主要有： 内部时钟、外部时钟、锁相环......
具有两种测量功能的高性能频谱分析仪FSU的设计(2023-05-31)
用的相位测量应用中，一台频谱分析仪通常可以满足测试要求。但是，如果需要更大的动态范围、更高的测量精度以及更多的灵活性时，基于锁相环（PLL）的测量法更适合相位噪声的测量。信号源分析仪FSUP在一......
耐福功放NTP8928芯片详细性能的概述(2023-06-19)
耐福功放NTP8928芯片详细性能的概述;韩国耐福功放NTP8928使用工业标准的I2C总线与主机通信，主机IC可以通过I2C总线读写内部寄存器。NTP8928的系统内部时钟由外部主时钟生成芯片上的锁相环......
STM32时钟系统中的SysTick、FCLK、SYSCLK、PCLK和HCLK(2023-01-04)
范围为4MHz~16MHz
LSI是低速内部时钟，RC振荡器，频率为40kHz
LSE是低速外部时钟，接频率为32.768kHz的石英晶振
PLL为锁相环倍频输出，其输出频率最大不得超过72MHz......
AD9546数据手册和产品信息(2024-11-11 09:20:32)
10 个时钟输出同步为多达八个输入基准电压源中的任意一个。数字锁相环 (DPLL) 减少了与外部基准电压源相关的时序抖动，而模拟锁相环 (APLL) 提供了具有低抖动输出时钟的频率转换。数字......
PLL，FCLK、HCLK、PCLK，AHB/APB （S3C2410）(2023-05-10)
PLL，FCLK、HCLK、PCLK，AHB/APB （S3C2410）;1、PLL（锁相环）为了降低电磁干扰和降低板间布线要求，芯片外接的晶振频率通常很低（这块板子用的12MHz），通过......
赛前答疑《第七届大学生集成电路设计大赛》之华大九天杯赛题理解及Aether软件使用方法(2017-06-06)
广大参赛学生提供了正版软件Aether，Aether是一款非常优秀的国产集成电路设计EDA软件，可以帮助电路设计者进行全流程的电路设计。在此次答疑中，我们将结合华大九天杯赛题（整数分频锁相环），就Aether软件......
一、编写 s3c24x0 的 bootloader——介绍、看门狗及时钟设置(2024-08-26)
时钟控制逻辑可以产生必须的时钟信号，包括 CPU 的 FCLK，AHB 总线外设的 HCLK 以及 APB 总线外设的 PCLK。S3C2440A 包含两个锁相环（PLL）：一个提供给 FCLK、HCLK 和 PCLK，另一......
mini2440学习之2440时钟配置解(2024-06-18)
, GPIO, RTC and SPI.
UCLK专门为USB供电，有UPLL输出。
3、有两个锁相环，一个MPLL负责FCLK，HCLK，PCLK，一个UPLL负责USB的48MHz，通过三个倍频因子MDIV......
ADI推出AD9528 JESD204B时钟和SYSREF发生器(2014-12-03)
器件内置可以支持和增强该接口标准特性的独特功能。
ADI推出AD9528 JESD204B时钟和SYSREF发生器
AD9528 提供低功耗、多路输出时钟分配功能，具有低抖动性能，还配有片内集成两级锁相环 (PLL) 和电压控制振荡器 (VCO)。片内......
Abracon推出ClearClock系列低抖动有源晶振解决方案(2023-05-02)
列晶振产品的低功耗表现处于业界领先地位，而且时钟抖动典型值可低至80fs。此外，它的相位噪声性能还可满足FPGA和IC对56Gbps以上串行数据速率的要求。ClearClock™系列包括锁相环（PLL......
担心STM32时钟PLL各参数配错吗？(2023-06-13)
个系列的时钟树可以看得出来，最早F1系列的时钟功能相对比较简单，到这后面H7、G0的时钟越来越丰富。
今天讲述一下其中的PLL环节。
2关于PLL
什么是PLL？
PLL：Phase Locked Loop锁相环......
STM32时钟要先倍频N倍再分频的原因是什么？(2024-03-27)
锁相环。
PLL用于振荡器中的反馈技术，通常需要外部的输入信号与内部的振荡信号同步。
一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时，由相应的器件VCO，实现转成高频，但并......
AD800数据手册和产品信息(2024-11-11 09:20:41)
AD800数据手册和产品信息;AD800和AD802采用二阶锁相环结构，对不归零(NRZ)数据执行时钟恢复和数据重定时。这种结构可支持20 Mbps至160 Mbps范围内的数据速率。此处......
基于单片机AT89C52和MC145152芯片实现汽车MP3无线发射器的设计(2023-06-19)
汽车音响播放。本文采用单片机AT89C52及数字锁相环MC145152等芯片设计了汽车MP3无线发射器，从仿真结果与目标样机的运行情况来看，均达到了预期效果。
系统组成
图1为汽车智能MP3无线......
CML推出针对低功耗应用的完全集成式RF合成器(2020-12-01)
无线电和其他无线系统。
为了能够以低功耗解决方案实现高性能和高灵活性，CML采用了具有高可配置参考路径的双环路架构，包括一个单独的锁相环（PLL）和VCO，用于最大程度地降低接近相位噪声（close-in phase......
将ASIC IP核移植到FPGA上——如何确保性能与时序以完成充满挑战的任务！(2024-08-26)
是时钟域之间都是物理同步。
IP核内时钟分配的另一种可能性是使用锁相环/延迟锁相环（PLL/DLL），FPGA都有相应单元供开发者使用，他们也可被用于时钟生成。有必要使电路去适应目标架构，从而......
一文详解STM32的时钟系统(2024-01-29)
分频或者倍频作为系统时钟SYSCLK来使用。
PLL为锁相环倍频输出，其时钟输入源可选择为HSI/2、HSE或者HSE/2。倍频可选择为2~16倍，但是其输出频率最大不得超过72MHz。通过......
STM32的时钟树与配置方法(2024-02-03)
用。
PLL为锁相环倍频输出，其时钟输入源可选择为HSI/2、HSE或者HSE/2。倍频可选择为2~16倍，但是其输出频率最大不得超过72MHz。通过倍频之后作为系统时钟的时钟源。
配置时钟
默认......
详解STM32的时钟系统(2023-01-04)
分频或者倍频作为系统时钟SYSCLK来使用。
PLL为锁相环倍频输出，其时钟输入源可选择为HSI/2、HSE或者HSE/2。倍频可选择为2~16倍，但是其输出频率最大不得超过72MHz。通过......
常用反馈控制电路：锁相环PLL、自动增益AGC、自动频率AFC(2024-11-28 11:12:51)
常用反馈控制电路：锁相环PLL、自动增益AGC、自动频率AFC;
反馈控制是电子技术中一种非常重要的技术。反馈控制的基本原理是从电路的输出端取出一部分信号（取样信号），再对......
LCD液晶显示屏的闪屏问题(2023-08-03)
比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。许多电子设备要正常工作，通常......
灿芯半导体发布通用高性能小数分频锁相环IP及相关解决方案(2024-07-16)
灿芯半导体发布通用高性能小数分频锁相环IP及相关解决方案;一站式定制芯片及IP供应商——灿芯半导体（上海）股份有限公司（灿芯股份，688691）宣布成功研发出一款通用高性能小数分频锁相环......
stm32最高工作频率是多少(2024-07-26)
-M3、Cortex-M4等。这些内核具有高性能、低功耗的特点，能够满足各种嵌入式应用的需求。Cortex-M内核的时钟源可以来自内部RC振荡器、外部晶振或PLL锁相环。其中，PLL锁相环......
s3c6410时钟初始化(2024-09-23)
个内部PLL（Phase Locked Loop：为锁相回路或锁相环，用来统一整合时脉讯号，使内存能正确的存取资料。PLL用于振荡器中的反馈技术。 很多电子设备要正常工作，通常......
Microsemi发布全新高性能光传输网络时钟转换器ZL30169(2014-12-01)
触发灵活的客户端速率对时钟抖动的需求。我们的高灵活性ZL30169线卡器件可以满足这些需求。”
ZL30169在超小型5x5mm 32-pin QFN封装中集成了数字锁相环(DPLL)、模拟锁相环(APLL......
Microsemi推出双通道ZL30240和单通道ZL30241时钟发生器产品(2013-04-23)
的时钟。设计人员依靠模拟锁相环(APLL)来进行倍频，生成所需的高频。输出信号的质量取决于APLL的性能，为了达到高性能，设计人员被迫使用高成本APLL产品，原因在于高性能要求推高了APLL成本......
相关企业
;深圳锐迪芯电子;;深圳市锐迪芯电子有限公司是一家专注于射频和模拟集成电路设计、研发和销售的高科技公司,公司已开发出锁相环，音频前置放大器，晶体振荡器等十多款射频集成电路芯片，广泛应用于对讲机、无绳
;北京航天新兴科技有限公司;;主营IC品牌 ADI-锁相环，高速ADC/ ATMEL 89系列/ AVAGO、TOSBIA、NEC高速光电藕合器（塑封，密封）
;美芯集成电路（深圳）有限公司;;美芯，全班海外华人技术力量，致力于开发锁相环系列芯片。现已成功开发出了频率低至20MHz高达1.6GHz高中低频多款锁相环芯片，可全面取代国外品牌，如三星8825
;杭州中科微电子;;我公司是位于杭州的芯片设计公司,专业设计音频功放芯片以及锁相环, GPS芯片等产品, 音频功放芯片主要是替代国半同类产品, 用于小功率功放市场
司在2008年推出美国博士设计的锁相环IC 1018A，此IC已在大型对讲机公司测试通过，部分对讲机工厂已经量产，另外我公司可以根据顾客的要求进行设计锁相环和时钟芯片，计划在09.05月起
为战略合作顾客提供制造革新及顾客服务等企业管理咨询服务.我公司在2008年推出美国博士设计的锁相环IC 1018A，此IC已在大型对讲机公司测试通过，部分对讲机工厂已经量产，另外我公司可以根据顾客的要求进行设计锁相环和时钟芯片，计划在09.05月起
;忠佳电子厂;;深圳市忠佳电子厂创建于2003年9月。从创业开始，深圳市忠佳电子厂就致力于石英锁相环数码调谐器、收音板的研制、应用及生产。到目前已拥有丰富的生产经验、齐备的收录机、组合
谐振器, 高频独石陶瓷电容, 高频微型贴片电容, 高频同轴连接器 微波模块: 射频二极管开关, 微波振荡器(压控振荡器), 微波锁相环模块 滤波器(应用于音响视像器材): 陶瓷滤波器(用于调幅, 调频, 电视
于超音频感应加热设备的研制开发,1994年推出3.7KW锁相环控制型,1998年全国第一家研制46KWIGTB超音频;2001年全国第一家推出80KW\120KW大功率串联型设备;2003年研制成功160KW
及恒温晶振OCXO用IC和锁相环（频率综合）PLL集成电路IC等。同时本公司也承接各种集成电路的定制（代工）。