资讯
京微雅格重磅之作―新版FPGA/CAP设计套件Primace5.0(2013-10-28)
Platform）产品供应商，京微雅格一直在快节奏的改进与产品配套的软件开发环境。最近，新一代FPGA/CAP设计套件Primace5.0正式发布了。Primace5.0完整的支持了基于时序......
FPGA实现串口升级及MultiBoot(二)FPGA启动流程(2024-12-13)
型电路：
重点关注：M0、M1、M2引脚（其他重要引脚我们下一节重点介绍），这几个引脚是关于FPGA的启动配置引脚：
图2：启动配置引脚-来源：UG470
上电时序
7系列......
FPGA约束、时序分析的概念介绍(2024-01-04)
FPGA约束、时序分析的概念介绍;的概念和基本策略本文引用地址：主要包括周期（FFS到FFS，即触发器到触发器）和偏移约束（IPAD到FFS、FFS到OPAD）以及静态路径约束（IPAD到OPAD......
将ASIC IP核移植到FPGA上——如何确保性能与时序以完成充满挑战的任务！(2024-08-26)
将ASIC IP核移植到FPGA上——如何确保性能与时序以完成充满挑战的任务！;数字芯片设计验证经验分享（第三部分）：
将ASIC IP核移植到FPGA上——如何确保性能与时序......
优化 FPGA HLS 设计(2024-12-13)
优化 FPGA HLS 设计;
优化 FPGA HLS 设计
用工具用 C 生成 RTL 的代码基本不可读。以下是如何在不更改任何 RTL 的情......
基于STM32＋FPGA的数据采集系统的设计与实现(2023-07-20)
STATE0～STATE3依次变化，整个过程对应一次完整的采集周期，系统中所有的系统时序由外部40M有源晶振产生。
图4 AD采集控制状态机
状态机的初始状态为STATE3，控制端口默认置高，在FPGA......
Xilinx推出ISE 12软件设计套件(2010-05-06)
使部分重配置技术能够轻松运用于赛灵思 FPGA 器件中。ISE 部分重配置流程现在使用同样的业经验证的赛灵思工具和方法，满足时序收敛、设计管理与平面规划以及设计保存的需求。
由于支持第四代“即时”部分重配置技术，设计......
数字芯片设计验证经验分享(第三部分)：将ASIC IP核移植到FPGA上——如何确保性能与时序以完成充满挑战的任务!;
本系列文章从设计项目技术总监的角度出发，介绍......
轻松实现复杂的电源时序控制(2024-06-24)
轻松实现复杂的电源时序控制;
微控制器、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、模数转换器(ADC)以及以多个电压轨供电的其他器件都需要。这些应用通常要求，内核......
保障5G ORAN网络的时序安全(2023-05-29 14:42)
.8275.2和G.8273.2，用于时间分配、时钟精度、边界和透明时钟以及故障检测和恢复实现。事实证明，FPGA本身的高时序精度和一致的操作性使其非常适合定时应用，因此......
保障5G ORAN网络的时序安全(2023-05-29)
.8275.2和G.8273.2，用于时间分配、时钟精度、边界和透明时钟以及故障检测和恢复实现。
事实证明，FPGA本身的高时序精度和一致的操作性使其非常适合定时应用，因此......
基于 FPGA 的低成本、低延时成像系统(2024-12-07)
图像处理流水线将完全在 FPGA 中实现。
Sensor中由于我们配置的是RAW数据，所以还需要使用Sensor Demosaic和Gamma（基本成像IP）IP。
该设计还将使用软核处理器来控制视频时序......
基于SOPC的M8051调试器设计及系统测试(2023-10-20)
芯片为核心，完成数据通信和调试协议数据解析，同时配置一个可编程器件实现JTAG边界扫描链读写时序。本文出于成本和系统复杂度的考虑，并结合FPGA的优势，创新地使用单独的FPGA芯片......
Achronix全新Speedster22i系列FPGA直接面向目标应用(2012-04-24)
、Interlaken、PCI Express gen1/2/3和用于2.133Gbps DDR3的内存控制器。在其他的FPGA中，这些功能都由可编程阵列来实现，使时序收敛具有挑战性并要求占用可编程阵列中高达50万个......
Achronix宣布其业界性能最高的Speedster7t FPGA器件现已开始供货(2021-04-29)
Achronix的工具套件提供支持，该套件包括Synplify Pro综合工具以及ACE布局布线和时序工具。这些经过行业验证的设计工具现已可供客户使用来评估和设计Speedster7t FPGA器件......
Achronix宣布其业界性能最高的Speedster7t FPGA器件现已开始供货(2021-04-29)
Achronix的工具套件提供支持，该套件包括Synplify Pro综合工具以及ACE布局布线和时序工具。这些经过行业验证的设计工具现已可供客户使用来评估和设计Speedster7t FPGA器件......
莱迪思全新版本Radiant设计软件拓展功能安全特性(2024-04-03 11:31)
设计人员进一步探索我们低功耗、小尺寸FPGA的强大特性。”莱迪思Radiant最新特性包括：• 基于模块的安全关键型设计流程• 基于交互式Tcl的静态时序分析可实现更快的时序收敛• 多位错误注入用于软错误测试Synopsys......
STM32与FPGA通信中FSMC操作实例(2024-08-08)
STM32与FPGA通信中FSMC操作实例;STM32是ST(意法半导体)公司推出的基于ARM内核Cortex－M3的32位微控制器系列。Cortex－M3内核......
基于ARM和FPGA的硬件平台实现了具有高开放性特征的嵌入式数控系统(2023-01-30)
ARM和FPGA的接口设计
为使系统能够按照预期设计良好工作，首先要从硬件上实现ARM和FPGA之间的可靠通信。本文采用的方案是在FPGA上实现SRAM时序，将FPGA作为......
VGA接口原理与Verilog实现编程案例解析(2023-08-04)
-SE
硬件平台：
1、 FPGA型号：Xilinx公司的XC6SLX45-2CSG324
2、 VGA接口
3、 液晶显示器
二、 原理介绍
VGA（Video Graphics Array）即视......
PCB单板设计性能如何，原理图checklist很重要！(2024-12-04 14:15:33)
的逻辑电平是否匹配，避免两边电平不一致。
FPGA
CPLD的GPIO信号作为输出管脚控制时序......
基于51框架的高性能单片机软核设计(2024-01-29)
的设计，内部ROM块也是放在FPGA芯片的ROM资源里面，与其这样，还不如直接放到外面更加简化时序与结构；
2 总体结构划分
如图所示为DS80C320软核的总体功能图：
图1 DS80C320功能......
莱迪思全新版本Radiant设计软件拓展功能安全特性(2024-04-02)
供更高效和更可靠的自动化综合协议，帮助设计人员进一步探索我们低功耗、小尺寸FPGA的强大特性。”
莱迪思Radiant最新特性包括：
基于模块的安全关键型设计流程
基于交互式Tcl的静态时序分析可实现更快的时序......
迭代升级发布！国微思尔芯芯神瞳Player Pro-7是如何直击大规模SoC设计痛点？(2022-06-28)
用更少的时间运行更多的验证周期。
针对大规模SoC设计，PPro-7有三大优势：
对大规模 SoC 设计进行 RTL 级分割，缩短设计的综合时间
提供系统级时序分析，快速预估系统性能，优化时序策略
支持......
SiTime公司高性能振荡器为Lattice公司的FPGA开发板提供时序(2015-10-08)
SiTime公司高性能振荡器为Lattice公司的FPGA开发板提供时序;SiTime的公司，一个MEMS和模拟半导体公司今天宣布，其高性能SiT9120和SiT8256振荡......
硬件辅助验证产品解读之FPGA开发板vs原型验证系统(2022-04-28)
可以自动或者手动的把逻辑分割到几片FPGA当中，根据连线资源情况插入TDM（时分复用）的IP，再对分割后的逻辑进行时序优化；软件能够保留顶层的端口信号名称。从调试方面考虑，需要探及设计的内部的信号。
随着设计规模增大，除了......
基于FPGA和STM32的FSMC通信(2024-01-18)
基于FPGA和STM32的FSMC通信;1、FSMC简介：FSMC即灵活的静态存储控制器，FSMC管理1GB空间，拥有4个Bank连接外部存储器，每个Bank有独立的片选信号和独立的时序配置；支持......
FPGA DDR4读写实验(2024-12-03)
核结构框图。MIG IP 核对外分出了两组接口，左侧是用户接口，就是用户（FPGA）同 MIG 交互的接口，用户只有充分掌握了这些接口才能操作 MIG；右侧为 DDR 物理芯片接口，负责产生具体的操作时序......
【vivado约束学习二】 IO延时约束(2024-12-13)
信息。Xilinx Vivado集成设计环境（IDE）仅在FPGA边界内识别时序，因此必须使用以下命令指定超出这些边界的延迟值：
1，set_input_delay
2......
FPGA助力高速未来(2024-04-08)
速响应以及用于EMC的信号同步使得FPGA比微控制器表现更佳。
此外，MachXO3 FPGA还提供了安全关键固件，这要求精确的时序控制，例如控制电池的继电器或电源开关的栅极信号。这帮助Swissloop团队在超级高铁舱上对安全关键系统实现了精确稳定的时序......
FPGA助力高速未来(2024-04-09 10:51)
速响应以及用于EMC的信号同步使得FPGA比微控制器表现更佳。此外，MachXO3 FPGA还提供了安全关键固件，这要求精确的时序控制，例如控制电池的继电器或电源开关的栅极信号。这帮助Swissloop团队在超级高铁舱上对安全关键系统实现了精确稳定的时序......
将ASIC IP核移植到FPGA上——如何测试IP核的功能和考虑纯电路以外的其他因素(2024-08-29)
功耗与时钟元件的数量及其时钟频率成比例地增加。
与ASIC不同，FPGA不是很适合基于锁存器的电路实现，因为——正如前面主题6中提到的：在时钟方面必须考虑什么?——只定义“最坏情况下”的时序信息。在FPGA时序分析中通常不计算最小时序......
FPGA助力高速未来(2024-04-08)
速响应以及用于EMC的信号同步使得FPGA比微控制器表现更佳。
此外，MachXO3 FPGA还提供了安全关键固件，这要求精确的时序控制，例如控制电池的继电器或电源开关的栅极信号。这帮......
数字温湿度计设计(2023-12-15)
校验和有助于提高通信的可靠性。
SHT-20模块驱动设计
智能接近系统设计实验中我们已经讲述学习过I2C总线驱动的设计，本实验可以上原来的基础上调整，首先来了解SHT-20时序中的参数要点。
通过SHT-20时序......
ASIC不同，FPGA不是很适合基于锁存器的电路实现，因为——正如前面主题6中提到的：在时钟方面必须考虑什么?——只定义“最坏情况下”的时序信息。在FPGA时序分析中通常不计算最小时序和延迟。如果......
FPGA助力高速未来(2024-04-08)
FPGA助力高速未来;本文引用地址：
超级高铁技术是一种十分新潮的交通概念，它有望以其高速、低压系统重新定义移动出行的未来。超级高铁的核心是在密封管网络中，乘客舱在磁悬浮和电力推进下，以超......
实际案例说明用基于FPGA的原型来测试、验证和确认IP——如何做到鱼与熊掌兼得？(2024-10-28 15:45)
挑战在FPGA中实现USB 3.2控制器绝非易事。由于一些时钟频率相当高，时序收敛并不是一件容易的事；它需要对PIPE接口进行设计更改，并需要在FPGA的逻辑综合（Synopsys Synplify......
利用强大的软件设计工具为FPGA开发者赋能(2024-07-17)
利用强大的软件设计工具为FPGA开发者赋能;许多嵌入式系统的开发者都对使用基于FPGA的SoC系统感兴趣，但是基于传统HDL硬件描述语言的FPGA开发工具和复杂流程往往会令他们望而却步。为了......
利用强大的软件设计工具为FPGA开发者赋能(2024-07-17)
利用强大的软件设计工具为FPGA开发者赋能;软件和解决方案部 黄琦
许多嵌入式系统的开发者都对使用基于FPGA的SoC系统感兴趣，但是基于传统HDL硬件描述语言的FPGA开发......
利用强大的软件设计工具为FPGA开发者赋能(2024-07-19 09:27)
利用强大的软件设计工具为FPGA开发者赋能;
软件和解决方案部 黄琦许多嵌入式系统的开发者都对使用基于FPGA的SoC系统感兴趣，但是基于传统HDL硬件描述语言的FPGA开发......
高度可编程超级时序控制器简化多轨电源系统管理(2018-07-23)
高度可编程超级时序控制器简化多轨电源系统管理;Analog Devices, Inc.(ADI)宣布推出Power by Linear™ ADM1266 Super Sequencer®超级时序......
如何用内部逻辑分析仪调试FPGA？(2024-02-02)
如何用内部逻辑分析仪调试FPGA？;1 推动调试技术改变的原因 进行硬件设计的功能调试时，的再编程能力是关键的优点。CPLD和早期使用时，如果发现设计不能正常工作，工程师就使用“调试钩”的方......
后摩尔时代的创新：在米尔FPGA上实现Tiny YOLO V4，助力AIoT应用(2024-11-21)
接。
2. I/O 约束与时序：
• 定义 FPGA 的 I/O 引脚约束，以匹配 ZU3EG 板的特定管脚配置。配置时钟约束以满足合适的数据速率(如视频数据 100-200 MHz......
Altera今天发布Quartus II软件Arria10版v14.0(2014-08-19)
软件Arria 10版v14.0编译时间平均缩短两倍。利用这一效能优势，客户缩短了设计迭代，20 nm设计迅速达到时序收敛。软件还支持性能最高的20 nm设计——使客户在性能上比竞争FPGA高出......
Altera发布其Stratix 10 FPGA和SoC体系结构和产品细节(2015-06-09)
Altera发布其Stratix 10 FPGA和SoC体系结构和产品细节;Altera公司(Nasdaq: ALTR)今天发布其Stratix® 10 FPGA和SoC体系结构和产品细节，这一......
莱迪思全新推出逻辑优化的Certus－NX通用FPGA(2024-07-23 09:10)
莱迪思全新推出逻辑优化的Certus－NX通用FPGA;莱迪思半导体（NASDAQ：LSCC）今日宣布为其领先的小尺寸FPGA产品中再添一款逻辑优化的全新莱迪思Certus-NX™ FPGA器件......
莱迪思全新推出逻辑优化的Certus-NX通用FPGA(2024-07-22)
莱迪思全新推出逻辑优化的Certus-NX通用FPGA;莱迪思半导体（NASDAQ：LSCC）今日宣布为其领先的小尺寸FPGA产品中再添一款逻辑优化的全新莱迪思Certus-NX™ FPGA器件......
莱迪思全新推出逻辑优化的通用FPGA 拓展其小型FPGA产品组合(2024-07-23)
莱迪思全新推出逻辑优化的通用FPGA 拓展其小型FPGA产品组合;—推出全新的Certus-NX FPGA器件，加强低功耗、小型FPGA的领先地位—
中国上海——2024年7月23日——莱迪......
IDT推出全新版本的VersaClock 5可编程时钟发生器(2015-06-05)
品具有内置的晶体，可以用一种更简单、更具成本效益的方式来实现电子系统的时序。5P49V5933和5P49V5935可提供IDT公司VersaClock 5时钟发生器的创新功能，同时......
EDA巨头们鏖战原型验证(2024-07-22)
获得了仿真技术许可，但面临着诸多挑战。为了增强其时序驱动和多FPGA分区能力，西门子EDA收购了Auspy和Flexras Technologies，后者以其“Wasga”自动分区软件而闻名。2021......
相关企业
机等的模拟和数字的液晶驱动方案和驱动板，以及各种基于Altera,Lattice,Actel,Xilinxs等CPLD或FPGA芯片的视频驱动方案，能够为NEC,TOSHIBA,SHARP等品牌的小尺寸数字屏提供配套的时序
;袁俊;;从事配电自动化、设备自动化、计算机测控研究的专业公司，利用目前世界上较先进的DSPTMS320F2812、Alter的FPGA/CPLD、嵌入式ARM9完成较复杂的数据采集、运算处理、逻辑时序
;中国新贝尔创新科技有限公司;;中国新贝尔创新科技有限公司是主要从事配电自动化、设备自动化、计算机测控研究的专业公司，利用目前世界上较先进的DSPTMS320F2812、Alter的FPGA
;深圳新贝科技有限公司;;深圳新贝尔科技有限公司是主要从事配电自动化、设备自动化、计算机测控研究的专业公司，利用目前世界上较先进的DSPTMS320F2812、Alter的FPGA/CPLD、嵌入
;北京流歌科技有限公司;;本公司专注于开发高阶FPGA 板卡、FPGA项目、嵌入式软硬件平台等。在FPGA高速板卡、系统电路研发及IP核测试验证等方面、科技科技有着独特的技术优势。目前
;北京昕宁伟业电子科技发展有限公司;;中创致远是国内提供FPGA/DSP开发工具和解决方案的专业团队.经过多年发展, 中创致远已经成为国内FPGA/DSP设计
and FPGA that aim to accelerate time-to-market for embedded electronic designers. PLDA specializes in high
;洛阳惠能电器有限公司;;（www.lyhndq.com）时序控制器的作用是为每条指令按时间顺序提供控制信号。SXQ系列时序控制器是我公司研制的最新一代脉冲顺序控制装置，它采
;张宝庭;;FPGA设计
;赛灵思半导体（深圳）有限公司销售五部;;赛灵思半导体（深圳）有限公司 ,专注于FPGA领域，作为中国大陆地区Xilinx独立分销商，凭借原厂优势渠道资源，专业致力于FPGA研发及销售，国家