本次2023 CES展上，芯片巨头们英特尔，高通，英伟达都是推出其芯片产品应用方案，但是芯片产品创新貌似没有看到。不过另外一家芯片巨头AMD，却在苏妈的的带领下在CES上大放异彩推出了AMD Ryzen 7040HS系列芯片。

其中Ryzen 7040 芯片的晶体由台积电使用最先进的 4 纳米 FinFET 工艺制造。单片硅板的总面积为178平方毫米，这样一个平台上可以容纳大约250亿个晶体管。采用Zen 4架构的多达8个计算核心，还获得了较为强大的集成RDNA3显卡。此外，AMD Ryzen 7040 成为AMD第一款具有人工智能AI任务加速的硬件单元的处理器，被称为 Ryzen AI，基于其可扩展的 XDNA 架构。

根据苏妈CES现场所提供的演示图中的信息，配备 Ryzen AI AI 引擎的 Ryzen 9 7940HS 处理器：比同样具有硬件AI神经网络的 Apple M2 芯片快20%(MobileNet v2测试 )。

视频观看模式下电池可运行 30 小时以上。

根据AMD广告信息，其芯片AI性能高还节能。当然目前这些芯片是用在消费电子上面的，那和我们熟悉的汽车行业有什么相关的？首先从智能汽车发展来看，AMD收购我们汽车行业熟悉的Xilinx赛林思（目前国内激光雷达很多采用Xilinx赛林思芯片），特斯拉一直用其芯片作为座舱芯片，吉利下面的亿咖通也和AMD合作。所以AMD必定在汽车行业和高通，英伟达有一场正面的较量，是汽车芯片行业不可估量的力量。另外，最重要的是AMD发布的芯片新品采用了“Chiplet”技术，这种由多个小芯片依靠 I/O 控制器芯片将所有东西整合到一个统一的集成电路中，形成最后的芯片成品的技术是当前国际芯片行业的热门技术。也是目前国内芯片行业，特别是我们熟悉的汽车行业芯片中非常热门的一种芯片技术，他是类似于汽车模块化开发的芯片开发技术，具有降低成本，小芯片重复利用，规避低制程芯片供应链短缺问题而达到高性能。目前国内座舱，智驾，云计算等高性能芯片开发的供应链都在研究和应用。

所以，本文将介绍：什么是Chiplet？为什么需要Chiplet的技术难点小芯片目前ChipletChiplet在中国希望，能给大家带来一些信息和启发。

什么Chiplet小芯片？

Chiplet是一种微型集成电路(IC),它专门设计用于与其他类似的 chiplet 一起工作以形成更大更复杂的芯片，所以中文可以叫做小芯片吧，中科院也有专家建议翻译成“芯粒”。它包含了定义明确的功能子集也就是一个小整体，它可以在与其他小芯片一起组合成一个大芯片，这样一组小芯片可以混合匹配，形成类似于“乐高”玩具组合的大芯片。

它的概念起源有趣的是具名芯片摩尔定律，摩尔在他 1965 年关于芯片、晶体管和芯片设计的未来的开创性论文中写道，他最终可能会看到芯片制造商将他们的芯片分解成更小的部分，以便更容易制造。其实这也算是这个想法的起源。

至于Chiplet这个词，根据Google trend的信息1969年开始出现在集成电路的论文里面，真正意义的现代概念Chiplet是在2000年底IBM的论文开始。在2010年之后AMD,华为海思，Marvell，博通broadcom都采用Chiplet的概念和思路设计了芯片。但是Chiplet真正产业化和推动，必须要有产业各方加入，生态才能真正高效价优，所以美国，依然是我在《当代自动驾驶产业的起源-DARPA挑战赛》文章讲过的DARPA开启推动Chiplet产业化。

DARPA 于 2017 年启动了通用异构集成和 IP 重用策略 (CHIPS) 计划，以帮助降低与高性能芯片相关的设计成本。DARPA的想法是未来芯片可以不是像今天许多产品那样使用印刷电路板，而是旨在使用硅中介层来连接小芯片，从而形成更精细的互连间距集，从而实现更密集的互连集、更紧密的芯片间距，最终实现比印刷电路更快的速度、更低的功耗和更小的外形尺寸板 (PCB) 或由分立元件构成的混合电路板。

所以目前围绕了Chiplet的产业链条，正在蓬勃发展。Chiplet与传统的一块整芯片(SoC) 相比，这提供了几个优势：

重复利用小芯片: 同一个小芯片可以在许多不同的芯片中使用，也就类似积木块可以搭建不同芯片。

物理异构集成：小芯片可以用不同的工艺、材料和节点制造，每个都针对其特定功能进行了优化，从而多种不同小芯片进行异构集成。

不需要重复流片：小芯片可以在组装前进行测试，而不是大芯片进行流片，从而提高最终设备的良率。

为什么需要Chiplet小芯片？

鼎鼎大名的芯片“摩尔定律”指出，集成电路中的晶体管数量大约每两年翻一番。这条法则以仙童半导体的联合创始人戈登摩尔的名字命名，戈登摩尔后来成为英特尔的首席执行官。戈登摩尔在1965年做出摩尔定律的预测，并持续了大约 50 年。但由于硅材料的局限性，2010 年半导体发展放缓，预计到 2025 年摩尔定律将过时。目前半导体制造商正在探索氮化镓GaN等材料 ，以期完全取代硅来实现芯片技术的突破。

在基于硅的芯片制造方面，当前的技术是将用EDA设计好的晶体管集成电路蓝图通过光刻机DUV,EUV通过类似于拍照的形式光刻到晶圆上，当然还有国内采用较多的刻蚀技术，主要用于制程较高的芯片。

当前制作高性能芯片的秘诀就是，制程更小，芯片面积更大从而来布置更多的晶体管。但是随着越来越难以将更多的晶体管挤压到一片硅上，也就是芯片的制程达到最先进的3nm（一根头发丝的厚度差不多是6万纳米），犹如将一根头发丝分成2万份，所以硅的局限性给制造商带来了更多问题。

在晶体管尺寸相同的情况下，增加集成功能单元晶体管数量的唯一方法是扩大芯片面积，无论是在器件平面上还是在垂直方向上。但是增加芯片面积的问题是更大的芯片更容易出现制造缺陷，另一方面通过光刻机穿过光掩模将蓝图复制到硅晶圆上的光束无法打印出大于约 850 平方毫米的芯片。这就导致芯片的设计和制造价格非常高。因此，鉴于不断增长的计算需求，单片芯片越来越无法提供所需的性能。而这个时候Chiplet小芯片技术的应用可以不增加单个芯片的总体面积从而实现高性能，而小芯片通过将产品分散在多个半导体芯片上，从根本上分散了产品的风险状况。

最终结果是降低了成本，并且能够在比单一组件更大的程度上极大地多样化功能。而且芯片的多种材料（例如，GaN 和硅的小芯片）和不同制程也可以通过这种方法组合到同一个封装中。使用不同的工艺技术节点降低了产品内置的整体风险；最高风险仅限于在最先进的工艺节点上生产的小芯片，而不是整个芯片。

所以Chiplet可以降低成本，多个小芯片与特殊封装技术相结合，构成更大的 IC，作为单片结构的替代方案。由于小芯片是在较小的面积上制造的，通常是在圆形晶圆上，因此制造缺陷的影响减少了，面积利用率提高了。因此，成本会降低，因为当使用小芯片来创建组件时，晶圆产量会显着提高。

设计重用，一旦开发出小芯片，就可以重复使用，从而降低测试和验证的成本。通过使用小芯片模块，芯片设计过程的成本效率显着提高，因为它们可以重复使用。chiplet 重用的一种情况是只设计和制造 IC 的核心 chiplet，而封装中的其余 chiplet 从另一家供应商处获取。将这种方法与来自多个供应商的现成小芯片一起使用，或者通过在新设计中重复使用 IP，可以大大降低产品的总设计和验证成本。如果需要对系统进行任何更新，可以在包装内将一个小芯片换成另一个小芯片。请注意，包装本身可能需要更新，但这比重新设计整个整体组件要容易得多。

异构集成，系统的一小部分也可以重新设计，而不会产生在单片半导体封装中会出现的新验证成本。这种小芯片重用方法被称为“异构重用”。另外每个小芯片都可以使用不同的工艺节点制造，进行异构集成。对于功耗和性能来讲，制程越低可容纳的晶体管越多，而且单个晶体管能耗越低，Chiplet的降低能耗的思路是，将工作负载分散到多个内核，每个内核可以以较低的频率运行，从而使用更少的功率。

在每个小芯片上拥有独立的内存控制器还可以通过减少延迟和增加带宽来帮助提高性能。

目前Chiplet的技术难点

既然Chiplet这么有优势，为啥之前大家都往单芯片制程方向上走？现在确提出Chiplet技术？

首先，对于集成到单个封装中的每个额外的小芯片，都存在在封装步骤中造成缺陷的风险，从而导致封装无法正常工作并在封装级别造成良率损失。然后可能需要将包含多个小芯片的整个封装一起丢弃。因此，虽然制造单个小芯片的成本随着较小的小芯片而降低，但将它们封装在一起的成本却增加了。对于低成本产品领域，基于单片芯片的设计可能仍然是最经济的。而且芯片制程还可以内卷，直到12nm芯片以后，更低制程芯片技术和成本的猛增。另外各个芯片die-to-die 之间通信还没有成熟的标准。所以这也是目前Chiplet的技术应用难点和挑战。

所以多个芯片之间的关键标准和接口，成了挑战，由于各个芯片之间的互连涉及更长的路由，可能具有更高的阻抗、更低的可用带宽、更高的功耗和/或更高的延迟。互连的复杂性变得更加复杂，电压、时序、协议、SerDes 发生变化，并且能够在更多元素上复制所有测试和调试。

在比较芯片到芯片接口时，设计人员使用几种常见的指标：

数据速率——单个数据I/O的数据速率。

凸点空间（间距） ——裸片上的裸片到裸片 PHY 的相邻数据 I/O 之间的间距。

电源效率——传输一点到另一个芯片的功率。一个常用的度量标准是 pJ/bit。

边缘密度——数据速率和凸点间距的综合指标。一个常见的指标是 Tbps/mm，这意味着对于 1mm 的芯片边缘，可以封装多少 I/O（以及数据速率）。

面积密度——数据速率和凸点间距的综合指标。一个常见的指标是 Tbps/mm 2，这意味着对于 1mm 2的管芯面积，可以封装多少 I/O（以及数据速率）。

目前Chiplet小芯片之间的通信接口有AMD赛林思发起的OpenHBI 1.0 /2.0，英特尔发起的AIB（高级互连总线），PCIe和UCIe（通用小芯片互连高速），其中Universal Chiplet Interconnect Express (UCIe) 标准，UCIe 的目标是创建一个将 Chiplet 连接在一起的标准，从而在构建 SoC 时更容易混合和匹配不同的 Chiplet 组件，当然国内也在构建自己的接口标准。有了接口，那么在芯片如何封装也是巨大的制造问题。

封装集成，要制造基于小芯片的产品，您需要设计技能、模具、模具之间的连接以及生产策略。chiplet封装技术的性能、价格和成熟度对chiplet的应用有着实质性的影响。根据连接介质和方式的不同，用于chiplet互连的封装技术可分为以下几类：

标准/多芯片封装，是最容易理解的芯片集成方法。多个管芯简单地放置在单个封装PCB基板上，并通过基板中的迹线连接在一起。这有时也称为多芯片模块 (MCM)。没有涉及先进的封装技术，这种技术的主要缺点是 I/O 引脚密度低，从而限制了这些封装中互连的带宽。目前汽车娱乐系统车机采用非常多例如大众MEB上LG的车机，华为车机。

硅中介层封装，该技术涵盖 2.5D 和 3D 封装技术，芯片在中介层上横向构建 (2.5D) 或垂直堆叠 (3D)。为了实现管芯之间的互连和通信，将硅中介层放置在基板和管芯之间。中介层就像一个微型印刷电路板，本质上是为小芯片之间的电连接提供基板。互连结构由金属触点（称为微凸块）和在封装内部运行的硅通孔 (TSV) 构成。这些用于将管芯连接到内插器，并将内插器连接器连接到具有 BGA 焊盘图案的封装基板。这种方法具有更高的 I/O 密度、更低的功耗和更低的传输延迟。该技术的唯一显着缺点是制造成本增加。

再分布层 (RDL) 封装技术不使用基板，而是将电介质和金属直接沉积在晶圆的顶面上。该技术也称为“扇出”技术。为了承载线路设计，构建了一个重新分布层，使得每个小芯片上的 I/O 端口围绕设备成形。通过缩短电路的长度，RDL 提供更高的信号完整性从而更低的损耗和失真。

嵌入式多管芯互连桥EMIB，是一种使用嵌入有机材料中的薄硅晶片部分作为芯片到芯片互连基板的技术。高级产品成本较高的问题可以通过使用具有不同小芯片的桥接封装来解决。这种混合封装技术是基于基板和基于中介层的封装的组合。通常小于 75 um的薄硅层被涂在基板上并用于形成芯片间连接，这些层嵌入有机基板层中。该概念遵循 HDI PCB 中使用的 ELIC 中的相同想法，其中每层互连结构将多个芯片连接到绝缘（有机）基板中的内层。封装的 EMIB 部分是一个硅桥，可在小芯片之间提供高带宽连接。

目前Chiplet 的接口和封装成了其应用的热门技术和关键。

Chiplet在中国

对国内来说，Chiplet小芯片技术特别有吸引力，，因为它开辟了将一系列 14 纳米节点芯片（中国可制造）与其他更低制程的小芯片相结合的可能性（低制程但总体性能相对较低的小芯片可以贸易），从而创造出一种更强大的芯片，相当于先进的7nm甚至3nm节点芯片。而中国封装和组装供应链相对俱全，这样可以绕开美国贸易制裁的影响。另外如前文讲到它的制造难度和成本都非常好的高性能芯片制造方案。

所以在国内芯片行业，这个技术是如日中天的热门，汽车业内的座舱，智能驾驶，云计算都在研究和采用此项技术来构建自己的高性能芯片，例如国产AI计算中心的壁仞科技，芯片寒武纪，还有汽车芯片新势力芯砺智能都在采用此项技术暗暗较劲。所以从2023年开始这个概念的应用和推广应该快速落地成产品，能助力中国芯片行业高性能发展，带动从设计，到制作的产业链。

但在技术的关键标准和接口方面，中国是一个追随者，而不是领导者。Universal Chiplet Interconnect Express (UCIe) 是一个国际联盟，负责制定与 chiplet 技术相关的行业规范，于 2022年3 月成立，有 10 个创始成员，包括 Advanced Micro Devices、Arm、Advanced Semiconductor Engineering、Google Cloud、Intel、Meta、Microsoft 、高通、三星电子和台积电。

另外重要的就是，Chiplet的根本还是需要低制程的小芯片单元作为其基本组成，其中低制程的小芯片例如14nm以下的7nm，5nm等小芯片我们依然是需要通过外部购买，来结合封装成自己的高性能芯片。所以本质上弯道超不了车，但是给予了我国另外一次时间和机遇来缓冲产业的发展瓶颈，2023年开始，我们熟悉的汽车行业智能座舱，驾驶，以及云计算领域Chiplet芯片技术会呈现异常的繁荣。