如今，世界上许多最先进的处理器不再是单一的单片硅片。 它们由一系列较小的硅芯片组成，通常称为小芯片（Chiplets），使用先进的 2.5D 或 3D 封装来模仿单个大型芯片。

每个小芯片的边缘都有一个 PHY，可实现与封装中其他设备的高带宽、低延迟连接，所有这些设备都通过专有或行业标准协议相互交互。 随着半导体行业的成功更多地取决于公司可以将什么东西塞进封装而不是单片芯片中，这些芯片到芯片 (D2D Die to Die) 互连（通常基于高速 SerDes）的质量可以决定设计的成败 。

虽然它们通常桥接非常短的距离，但这些 D2D 互连会高速发送封装周围的数据。 这会对通道中的误码率 (BER) 以及小芯片的性能产生负面影响。

是德科技正试图通过一款名为 Chiplet PHY Designer 的新型仿真工具保持领先地位。是德科技表示，芯片设计人员可以使用该工具快速、准确地验证基于 PHY 的 D2D 互连，在代工厂生产的实际硅之前进行封装。

建模和测试 D2D 连接的能力是未来异构芯片设计的关键，这样做有助于确保 2.5D 和 3D 封装内的小芯片可以无缝交互。

Keysight EDA 副总裁兼总经理 Niels Faché 表示：“Chiplet PHY Designer 可以在设计周期的早期阶段加速对小芯片子系统的验证，从一个 D2D PHY 通过互连通道到另一个 D2D PHY。”

Chiplet PHY Designer 是是德科技 Pathwave ADS 平台中用于高速数字设计和仿真的最新工具。 它还能够独特地验证小芯片是否符合通用小芯片互连 Express (UCIe) 标准。 UCIe 是 D2D 互连中的几个新兴标准之一。 UCIe 为小芯片提供了一种更简单的通信方式，减少了混合和匹配第三方 IP 时的摩擦。

基于 2.5D 先进封装的芯片横截面。 是德科技正尝试在这一领域应用 Chiplet PHY Designer。

该公司表示，Chiplet PHY Designer 提供了一种更快、更简单的方法来模拟基于 UCIe 的 D2D 互连的电气性能，并根据最新版本的规范测试设计。

Chiplet 的优点和缺点是什么？

是德科技高速数字仿真技术产品经理 Stephen Slater 表示，灵活性是小芯片技术的标志。 他告诉《Electronic Design》，小芯片的概念使公司能够通过混合和匹配小芯片来适应不断变化的市场和新技术进步。

半导体行业不再像往常一样将所有东西都放在一块硅片上，而是将复杂的片上系统 (SoC) 分解成更小的硅芯片，这些硅芯片具有单独的 IP，包括 CPU、GPU、AI 加速器、内存、I/O 和各种其他芯片功能。 经过测试、验证和确认后，小芯片可以使用硅中介层或其他 2.5D 封装技术（例如台积电的 CoWoS 和英特尔的 EMIB，或其他更先进的 3D 堆叠）在封装中混合和匹配。

在许多情况下，公司正在分拆这些较大的处理器并重新封装它们，因为由于摩尔定律的物理限制，它们太昂贵或不可能在单个硅芯片上构建。 Slater 表示，通过将 SoC 的功能分散到多个小芯片上，由于晶圆制造工艺的“掩模版限制”，可以在封装中塞入比单个处理器更多的晶体管。

小芯片本身使用高速、短距离 SerDes PHY 相互交互，并通过 UCIe 或各种其他芯片间接口（例如开放计算项目 (OCP) 的线束 (BoW) 和 通用电气 I/O (CEI) 超短距离 (XSR) 标准。

Slater 指出，将 SoC 设计分解为更小的小芯片集可以更轻松地实现异构集成。 每个小芯片都可以基于最适合该工作的工艺技术构建，有助于降低复杂性和成本。

Chiplet 优点总结

随着工艺技术的不断发展，特定的小芯片可以升级，而其他小芯片则保持不变。 Slater补充说，小芯片的快速定制和升级能力意味着更快的上市时间和更低的成本。

他表示，小芯片的物理尺寸也比剥离出来的大型 SoC 更小。 因此，每个晶圆可以制造更多数量且没有缺陷的晶圆，从而提高产量，最终降低生产成本。

以模仿单片芯片的方式对处理器设计进行分区并重新封装构建块并不是一件容易的事。 这些芯片类似于模块上的 SoC，因此它们往往容易受到信号完整性、时序以及系统集成商更常遇到的其他问题的影响。 这些 IC 封装的散热也很复杂，需要在设计早期和产品集成过程中进行热模拟。

但先进异构芯片设计的优点往往多于缺点。 小芯片被认为是未来高性能芯片的关键，这些芯片适用于从人工智能和机器学习 (AI/ML) 到增强现实 (AR) 等各种领域。

UCIe：缩小 Chiplet 的连接差距

Chiplet 正在掀起芯片创新的新浪潮，半导体行业面临的问题是，一旦将小芯片绑定到 IC 封装中，就缺乏标准的即插即用方式来进行通信。

如今，产业倾向于使用专有的 D2D 互连和协议，这些互连和协议将他们锁定为使用内部设计或外部采购的 IP，然后在内部进行验证和测试。 简而言之，他们失去了第三方 IP 所习惯的灵活性。 虽然他们仍然可以自由地使用任何代工厂的封装技术，但如果没有标准的 D2D 接口，使用第三方小芯片可能会带来更多麻烦。

芯片到芯片 (D2D) 互连的作用总结

UCIe 提出了一种解决这些问题的方法。 它填补了行业标准 D2D 互连的空白，允许混合和匹配小芯片 - 无论是设计它的公司、制造它的代工厂，还是使用的先进封装类型（2D、2.5D 或 3D） 。 UCIe 规范于 2022 年首次发布，涵盖了物理 I/O，物理凸块上的数据路径分组为协议栈的通道，以及测试和验证 D2D 互连所需的一切。

目标是为小芯片创建一个充满活力的生态系统，以便公司可以买卖彼此预先验证的小芯片，并将它们几乎像电路板上的组件一样无缝地插入封装中。 工程师不必花钱购买完整的 SoC，而是可以专注于开发他们需要的特定小芯片，并依靠商品化技术来实现芯片设计的其他方面。 称之为“小芯片经济”。

UCIe 已得到许多顶级半导体设备和电子设计自动化 (EDA) 供应商以及 AMD、Intel、NVIDIA 和 TSMC 等领先代工厂和芯片设计商的支持或采用。

是德科技 EDA 软件在 Chiplet 设计中的作用

是德科技通过 Chiplet PHY Designer 为那些与 UCIe 的未来息息相关的半导体公司提供服务。

这家测试和测量巨头表示，它调整了其高速数字设计和仿真技术，以帮助处理基于 UCIe 的 D2D 互连的单端信令和转发时钟。

Chiplet PHY Designer 可以自动解析通过基于 UCIe 的互连传输的信号。 它还能够自动实现封装内小芯片之间的布线连接，以评估并可能提高信号完整性。 此外，据是德科技称，EDA 软件支持标准驱动的仿真设置，例如速度等级和特殊探头组件，以实现更直观的测量设置。

是德科技的 Chiplet PHY Designer 运行状态

Chiplet PHY Designer 还可以对互连的电压传输函数 (VTF) 进行建模和仿真，即信号进入互连时的输入电压与另一侧输出电压的比率，以确保 PHY 满足 UCIe 标准。 Slater 表示，由于 VTF 受到信号丢失和串扰的影响，因此必须非常精确地测量 VTF，以保证信号从一个 PHY 传输到另一个 PHY。

是德科技表示，Chiplet PHY Designer 可帮助公司准确建模和仿真 D2D 互连，其精确度足以与高速示波器的精确时域测量相媲美，它可以将系统的 BER 评估在 1e-27 或 1e-32 范围内。 它还可以测量眼图高度、眼宽、偏斜、模板裕度和 BER 轮廓，术语“眼图”是指高速信号的模式。

通过满足最新的电气 I/O IBIS 建模规范，物理集成商可以更深入地研究 PHY 电气验证流程，利用详细的模型进行“投片前”性能预测。