存算一体化是指将传统以计算为中心的架构转变为以数据为中心的架构，它可以突破冯·诺伊曼架构下存算分离的瓶颈，直接利用存储器进行数据处理，从而把数据存储与计算融合在同一芯片中，极大提高计算并行度与能效比，特别适用于深度学习神经网络领域，如可穿戴设备、移动设备、智能家居等场景。

在上期的文章里，我们介绍了新型非易失性存储介质ReRAM用于存算一体大算力AI芯片的优势，今天我们来介绍另一种常见的存储介质——。

SRAM的全称是静态随机存取存储器(StaTIc Random-Access Memory, SRAM) 是随机存取存储器的一种。

所谓“静态”，是指只要保持通电，写入的信息就不会丢失，读出时也不破坏存储的信息。这种“静态”是相对于动态随机存取存储器(Dynamic Random-Access Memory,DRAM) 而言的。后者由于存储位元是基于电容器的电荷量进行存储，电荷量会随着时间和温度的变化而减少，因此需要定期刷新来保持原有的记忆信息。但无论是SRAM还是DRAM，都属于易失性存储器，在断电后就会丢失数据。

随着全球各地的陆续放开，各种线下活动也逐渐恢复。今年，第 68 届年度 IEEE 国际电子器件会议 (IEDM) 全面恢复，来自世界各地的近 1500 名工程师汇聚一堂，在旧金山一起讨论半导体行业的最新发展内容。

wikichip 从的那篇论文中发现，虽然逻辑电路仍在或多或少地沿着历史轨迹前行，但 SRAM 这方面的路线似乎已经完全崩溃。台积电在今年早些时候正式推出其 N3 技术时表示，与 N5 相比，新节点的逻辑密度将提高 1.6 倍和 1.7 倍，但他们没有明说的是，与 N5 相比，新技术的 HD SRAM 密度几乎没有任何变化，总体提升聊胜于无，这可能意味着采用新一代 3nm 工艺的 CPU、GPU 成本更高，终端产品也会更贵。

在此次 IEEE 顶会上，台积电谈到了 3nm 基础版 (N3B) 节点以及 3nm 增强型 (N3E) 的部分数据。简单来说，N3E 是 N3B 稍微“廉价”一些的版本，放在最终芯片上可以说相比性能更注重的是功耗控制方面。有趣的是，对于新的 N3E 节点，高密度 SRAM 位单元尺寸并没有缩小，依然是 0.021 µm²，这与 N5 节点的位单元大小完全相同。但你要知道，N3B 实装了 SRAM 缩放，其单元大小仅有 0.0199µm²，相比上一个版本缩小了 5%。

就粗略地估算一下，N3E 的内存密度(ISO-assist circuit overhead)大约为 31.8 Mib / mm²。作为对比，英特尔的 Intel 4(原 7nm)将 SRAM 位元尺寸从 0.0312µm² 缩小到了 0.024µm²。当然，目前 Intel 7 (以前称为 10nm Enhanced superin) 大约为 27.8 Mib / mm²，相比起来还是落后于台积电的 HD SRAM 密度。

微缩技术可以用于提高半导体器件的密度，并逐渐发展了各式各样的多栅极晶体管，这种晶体管通常具有鳍形状和纳米线形状的多沟道有源图案，图案形成于芯片衬底上，在有源图案上还设置有栅极结构。

由于这种多栅极晶体管利用三维沟道来实现，因此比较容易进行微缩。此外，即使不增加多栅极晶体管的栅极长度也可以提高电流控制能力，并可以有效地抑制沟道区的电势受漏极电压影响的短沟道效应(SCE)。

而随着目前2~3nm芯片技术的深入研究以及半导体器件的节距尺寸减小，需要确保半导体器件中的接触之间的电容减小和电稳定性。为此，三星在2021年7月6日申请了一项名为“半导体器件”的发明专利(申请号：202110761662.0)，申请人为三星电子株式会社。

在会议上，台积电谈到了原始基础 N3 (N3B) 节点以及增强型 (N3E)，后者是N3B 稍微宽松一些的变体。台积电展示原型测试芯片配备了一个由超过 35 亿个晶体管和一个可完全运行的 256Mbit SRAM 宏组成的逻辑电路(图 1)。SRAM 存储单元面积为 0.0199μm 2，是有史以来最小的。我们确认 SRAM 宏即使在 0.5V 的电压下也能完美工作(图 2)。

有趣的是，对于新的 N3E 节点，高密度 SRAM 位单元尺寸达到 0.021 µm²，这与他们的 N5 节点的位单元大小完全相同，并没有缩小。N3B 变体预计不会进入太多产品，但确实具有缩放 SRAM 位单元;然而，在 0.0199µm² 时，它仅缩小了 5%(或缩小了 0.95 倍)。

就粗略的内存密度而言(假设 ISO 辅助电路开销)，N3E 大致为 31.8 Mib/mm²，并将增加到 33.55 Mib/mm² 或 1.75 Mib/mm²(230 KB)的改进。

这是一些严重的坏消息!从这个角度来看，虽然据说 N3B 和 N3E 都提供了 1.6 倍和 1.7 倍的芯片级晶体管缩放，但 SRAM 的 1.0 倍和 1.05 倍缩放是灾难性的。现在，我们仍然希望台积电在某个时候为 N3 推出更密集的 SRAM 位单元变体，我们确实希望在未来看到 SRAM 的某种程度的微缩，但好的旧微缩 SRAM 微缩似乎已经死了。

Jonathan Chang等人在ISSCC 2020上展示了用于开发高性能SRAM单元和阵列的技术方案。

FinFET晶体管尺寸的量化一直是主要挑战，并迫使高密度6T

SRAM单元中的所有晶体管仅能使用一个Fin。通过设计工艺协同优化(DTCO)对设计进行了优化，以提供高性能和高密度以及高产量和可靠性。图2展示了2011年至2019年的SRAM单元面积的微缩历程。但值得注意的是，2017年至2019年的SRAM单元面积缩小速度远慢于2011年至2017年的速度，这表明SRAM单元的微缩速度没有跟上逻辑区域的部分。在IEDM

2019上，5nm工艺的逻辑密度提高了1.84倍，而SRAM密度仅提高了1.35倍。利用飞行位线(FBL，Flying Bit

Line)架构进一步减少了面积，从而节省了5%的面积。5nm 单元的版图示意图如图3所示。