1nm芯片指的是采用1nm制程的芯片。芯片采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，放在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构。对于主板而言，芯片组几乎决定了这块主板的功能。

在先进工艺上，台积电今年底量产3nm工艺，2025年则是量产2nm工艺，这一代会开始使用GAA晶体管，放弃现在的FinFET晶体管技术。再往后呢?2nm之后是1.4nm工艺，Intel、台积电及三星这三大芯片厂商也在冲刺，其中三星首个宣布2027年量产1.4nm工艺，台积电没说时间点，预计也是在2027年左右。

在先进工艺上，台积电今年底量产3nm工艺，2025年则是量产2nm工艺，这一代会开始使用GAA晶体管，放弃现在的FinFET晶体管技术。再往后呢?2nm之后是1.4nm工艺，Intel、台积电及三星这三大芯片厂商也在冲刺，其中三星首个宣布2027年量产1.4nm工艺，台积电没说时间点，预计也是在2027年左右。

不过真正量产1nm还需要很长时间，其中关键的设备就是下一代EUV光刻机，要升级下一代的高NA(数值孔径)标准，从现在的0.33 NA提升到0.55 NA，更高的NA意味着更分辨率更高，是3nm之后的工艺必备的条件。

对于硅基芯片来说，1nm可能会是这条路线的终点，但是对于人类芯片来说，1nm绝对不会是终点的。

首先、硅基芯片未来会面临很大的发展限制。

一直以来芯片的材料都是以硅材料为主，但是随着芯片工艺的不断提升，传统硅基芯片正在逐渐逼近极限，它的极限在哪里呢?那就是1nm。

而1纳米之所以是硅基芯片的极限，这里面主要基于两点考虑：

第一、硅原子的大小。

芯片的制造工艺就是将晶体管注入到硅基材料当中，晶体管越多性能越强，想要提升芯片的工艺，那就要提高单位芯片面积的晶体管数量。

但是随着芯片工艺的不断提升，单位硅基芯片能够承载的晶体管已经越来越饱和，毕竟硅原子的大小只有0.12nm，按照硅原子的这个大小来推算，一旦人类的芯片工艺达到一纳米，基本上就放不下更多的晶体管了，所以传统的硅脂芯片基本上已经达到极限了，如果到了1nm之后还强制加入更多的晶体管，到时芯片的性能就会出现各种问题。

第二、隧穿效应。

所谓隧穿效应，简单来说就是微观粒子可以穿越障碍物的一种现象。

具体到芯片上面，当芯片的工艺足够小的时候，原本在电路中正常流动构成电流的电子就不会老老实实按照路线流动，而是会穿过半导体闸门，最终形成漏电等各种问题。

这种现象并不是硅基芯片达到1纳米的时候才出现，实际上在之前芯片达到20纳米的时候就曾经出现过这种漏电现象，只不过后来包括台积电等一些芯片制造厂家通过工艺上的改进之后才改善了这种问题。

台积电 (TSMC) 计划进一步缩减其工艺节点技术。据国外科技媒体allaboutcircuits报道，台积电将在其亚利桑那州芯片工厂生产 3 纳米芯片，并可能计划生产 1 纳米芯片。

在半导体制造中，3nm 工艺是继 5nm 技术节点之后的下一个 die shrink，几大行业参与者都在争先恐后。较小的节点允许在给定区域放置更多晶体管，从而提高电源效率。

第一代 3 纳米芯片将能够将功耗降低近一半，同时大幅提高性能。

在过去的几十年里，芯片制造商一直试图将更多的晶体管挤压到更小的表面上。但是现在已经达到了极限。为了解决这个问题，工程师们一直在寻找其他 2D 材料来替代硅，以便将芯片推向 1 纳米或更低。三星的 3 纳米半导体里程碑

韩国科技巨头三星电子于 6 月在其华城和平泽半导体工厂开始大规模生产 3 纳米芯片，这是全球首家这样做的公司。

该公司的目标是到 2030 年在其逻辑芯片和晶圆代工业务上投资 1320 亿美元，并计划在德克萨斯州建设一家半导体工厂。该公司目前正在生产第一代 3nm 芯片，并计划在 2023 年开始生产第二代 3nm 工艺。

台积电作为全球最大的晶圆代工企业紧追三星，前几天张忠谋透漏，台积电计划在其亚利桑那州工厂生产 3 纳米芯片，第二家工厂正在规划中。

该公司在 4 月份表示，计划在未来三年内投资 1000 亿美元扩大其芯片制造能力，并计划在 2025 年生产 2nm芯片。

同时，在 2022 年 4 月，英特尔宣布了其制造工艺计划，从 Intel 7 转移到 Intel 18A;每一步都提供了相对于功耗的性能改进。虽然这家科技公司目前落后于台积电和三星，但它希望到 2025 年赶上并超越它们。

台积电的3纳米技术

台积电将其名为 N3 的 3nm 技术描述为其现有 5nm 产品的全节点跨步。N3 芯片采用FinFlex技术，允许工程师在一个块内混合和匹配不同种类的标准单元，以优化性能、功耗和面积 (PPA)。