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研发客服8月22~24日举行的Hot Chips 33半导体产业线上会议，处理器大厂AMD说明3D堆叠技术发展方向，分享旗下3D V-Cache的细节。 AMD表示，封装选择和芯片架构将决定产品性能、功率、面积和成本，AMD称为PPAC。 如果将发表和即将推出的产品纳入，AMD有多达14种小芯片设计封装架构正在进行。
外媒报导，AMD负责封装技术发展的高级研究员Raja Swaminathan表示，并非每个解决方案都适合所有产品。 即使未来模块化设计和协调封装架构已是业界共识，且各厂商展示的解决方案都证明这点。 因成本问题，并非所有方案都适合消费市场。 如装有3D垂直暂存（3D V-Cache）技术的Zen 3架构桌上型处理器，要有12核心以上或16核心，并提供L3暂存内存的处理器才适用。
6月AMD就介绍过3D垂直暂存技术是采用台积电SoIC技术。 随着硅通孔（TSV）增加，未来AMD会专注更复杂的3D堆叠技术，如核心堆栈核心、IP堆叠IP等项目，最终硅通孔间距会非常紧密，以至于模组拆分、折叠，甚至电路拆分都成为可能，彻底改变目前对处理器的认知。
AMD 还分享一些用在 Zen 3 架构处理器的 3D V-Cache 技术，使用 3D 微突（Micro Bump）和硅通孔互连方案，结合全新亲水介电键合与 Direct CU-CU 键合技术。 混合键合间距仅 9μ，小于英特尔 Forveros 互连的 10μ。 AMD预计3D Chiplet技术能提供3倍互连能效，以及15倍互连密度。
封面图片来源：拍信网
文章来源于:全球半导体观察 原文链接
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