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今年三星的半导体部门已经开始尝试一些大的飞跃，其运用于Galaxy S7旗舰的 Exynos 8890处理器，首次采用了自主定制的 CPU内核 M1。现在来看，三星正计划扩大芯片定制开发的实力，因为日前根据业内人士透露的消息了解，三星设备解决方案（ Device Solution）事业部正在为研发 32位的 MCU微控制器定制一种 CPU内核，并且似乎是以可穿戴设备或物联网市场为目标。

据称，三星研发中的这个CPU内核基于开源的 RISC-V指令集架构，而不是我们常见的 ARM架构（例如三星旗舰机长期所用的 ARMv6-M最新的 ARMv8-M架构）。这就意味着，三星不必支付 ARM授权许可费。更进一步来说，三星的 CPU战略目标正在发生转变，从之前获取 ARM Cortex CPU核心授权定制转变为完全自主设计。

流言还表示，三星自主  MCU研发目前仅限于一定范围晶体管数量，大概是 10000到 20000这个区域。正常来说，只要小于 20000的晶体管数量，就能够使 MCU核心保持与 ARM Cortex-M0相近的功耗了。 ARM的 M0和 M0+定位超低功耗核心，提供一定的 32位性能，但足够用于打造最低成本的 8位 AVR组件。这就表明，虽然 2013年三星将其 8位微控制器业务出售给了 IXYS，但仍可能再次启动，做好进军低功耗物联网领域的准备。

匿名人士表示，“虽然我们不清楚三星的 RISC V核心与 ARM相比是否具有竞争优势，但是我们对三星的举动十分感兴趣，因为三星有自行定制 CPU核心的能力以及实际运用到移动 AP处理器的经验。”

RISC-V处理器架构由加州大学伯克利分校开发，提供免费 BSD许可，重点是已收到了一批重大科技公司的支持，其 RISC V基金会正是由包括谷歌、高通、 IBM和 NVIDIA在内的大企业支持，并提供免费的编译器和开放的 ISA开发环境。事实上， NVIDIA和高通已经在使用 RISC-V架构开发自己的物联网处理器和 GPU内存控制器。

尽管RISC-V架构可能无法提供与同类架构相同的性能速度，或者与 ISA总线成熟的兼容性，但是无需授权使用费以及费用超低这些特点，导致其依然是微处理器开发中相当有吸引力的选择之一。

此前三星曾表示，2016年上半年已经开始研发微控制器，因此第一枚商业化的芯片有可能在明年某个时候亮相。

开源的处理器架构 RI SC-V

IoT（ Internet of things，物联网）做为下世代的产业应用，欲借着在现有的设备中加入微型电脑，将所有东西连上网路来创造新的应用。然而，现行的微型电脑价格依然过高，拖慢 IoT的发展。其中，在整个微型电脑架构中，最贵的非 CPU莫属了。

现在的IoT 市场，大多考虑采用 ARM架构的 CPU。虽然相较于其他的处理器平台， ARM的授权相对灵活，但对 IoT厂商来说价格仍偏高，使得行动 CPU的成本价格迟迟降不下来。因此，现行市场急需低成本且稳定的新架构。于是， RISC-V，做为开源的新架构， 跃上舞台。

在CPU 中，指令集架构（ Instruction Set Architecture， ISA），扮演着重要的角色， ISA是电脑的基础，整个系统皆顺其而生。此外， ISA会影响作业系统的种类以及软体的支援程度，因此，每个 ISA皆有各自的生态。那么市场上常见的 ISA有哪些呢？

现行市场主流的指令集架构，能见度最高的就属X86 和 ARM， X86由 Intel主导，也是目前个人电脑的主流， ARM则是采用授权的方式释出，在行动装置崛起后，在手机、平板等各式嵌入式系统中广为使用。其他 ISA在这种状况下可说是愈来愈少见了。

然而，X86 和 ARM的专利被少数几家把持住，厂商需要付出高额的授权费才能使用 ARM， X86甚至不授权给予其他厂商使用。在物联网装置都需要内建微型电脑来运作下，为 ISA授权金垫高的成本就造成了另一种阻碍。

避免授权金突围，RISC-V 登场

做为开源的ISA， RISC-V是由 UC Berkeley所发展的， RISC-V正试着挑战现行主流的指令集架构。藉由 RISC-V， UC Berkeley正试着从头打造一个全新的生态系，并将其开放，让所有人都可以使用。但是，为何要重新建造一个全新的指令集架构？

以开源的角度来说，软体的生态系比芯片的生态系完善。在软体世界中，任何一套商业软体大多有和其功能类似的开源版本，且功能不逊于商业版本。但是，至今却没有高能见度的开源ISA 在市场中出现，如果有一套稳定且好用的开源 ISA出现，或将打破现行被垄断的情形，避免授权所带来的开发成本，也可能改善现在持有 ISA专利的厂商对授权的态度。

简单易上手开发的优势

除了授权的问题外，X86 和 ARM的手册皆有上千多页，对工程师而言是相当大的负担，因为要设计一颗 CPU，工程师就要熟悉 ISA中的所有规定，越熟悉才能设计出越好的 CPU。至于 RISC-V则只需要约 100页左右，大幅缩小工程师的负担。

从官网上的文件可以知道，RISC-V只有大约 100个 Instructions，且不会再增加。如此便不需为了新增指令而增加新的电路，增加芯片的面积。此外， RISC-V提供 16、 32、 64bits等多种存储定址方式，让厂商有更多的选择。

在软体支援方面，因为RISC-V 是全新的指令集架构，因此现行的软体都要做修整方能配合使用。为了做后续的发展，他们已经为 RISC-V开发出 GCC / glibc / GDB、 LLVM / Clang、 Linux、 Yocto、 Verification Suite等软体。

在硬体开发工具部分，他们设计出全新的硬体描述语言Chisel，以 Scala为语言核心，辅以硬体开发工具，可以将 Scala所开发出的电路轻易地转换成 C++的电路模拟，或者 FPGA、 ASIC用的 Verilog Code，并进行合成和绕线，提升硬体设计的效率。

实做产品足以挑战 ARM

为了证明RISC-V 的实际效能， UC Berkeley甚至实际设计出一颗芯片，并将其制作出来。为了确保公平性，还特别选用和 ARM Cortex-A5相同的台积电制程。从下图可以得知，采用 RISC-V的 CPU不但面积比较小，运算速度较快，而且还耗较少的电。足以证明 RISC-V做为新进者，已经具有挑战 ARM的潜力。

（Source： RISC-V官网）

至此，可以了解RISC-V 的基本生态圈已经建立起来。但是，距离正式商业性产品的发表还需要一段时间，将来会如何发展尚未明了。不过，从 RISC-V Rocket的效能来看，要进入 IoT的市场是相当容易的。此外，他们已经将设计且验证完的 CPU程式码变成 open source，在官网中便可找到。

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