合适的设备概念应允许一定的设计自由度，以便适应各种任务概况的需求，而无需对处理和布局进行重大改变。然而，关键性能指标仍然是所选器件概念的低面积比电阻，与其他列出的参数相结合。图 1 列出了一些被认为必不可少的参数，还可以添加更多参数。

图 1：必须与 SiC MOSFET 的性能指标（左）进行平衡的所选参数（右）

重要的验收标准之一是设备在其目标应用的操作条件下的可靠性。与现有硅器件世界的主要区别在于，SiC 元件在更高的内部电场下工作。相关机制需要仔细分析。它们的共同点是，器件的总电阻由漏极和源极接触电阻的串联定义，包括靠近接触的高掺杂区域、沟道电阻、JFET 区域的电阻以及漂移区电阻（见图 2）。请注意，在高压硅 MOSFET 中，漂移区明显主导着总电阻；在 SiC 器件中，该部件可以设计为具有如上所述的显着更高的电导率。

图 2：平面 DMOS SiC MOSFET 草图（左）和垂直沟槽 TMOS SiC MOSFET 以及电阻相关贡献的相应位置

关于关键 MOSFET 元件 SiC-SiO 2界面，必须考虑与硅相比的以下差异：

与 Si 相比，SiC 具有更高的单位面积原子表面密度，从而导致悬空 Si- 和 C- 键的密度更高；位于界面附近的栅氧化层中的缺陷可能出现在能隙中，并充当电子的陷阱[1]。

热生长氧化物的厚度很大程度上取决于晶面。

与 Si 器件相比（MV 而不是 kV），SiC 器件在阻断模式下工作在更高的漏极感应电场下，这需要采取措施限制栅极氧化物中的电场，以维持阻断阶段氧化物的可靠性 [2 ]。另请参见图 3：对于 TMOS，关键点是沟槽角，对于 DMOS，关键点是单元的中心。

由于势垒高度较小，与 Si 器件相比，SiC MOS 结构在给定电场下表现出更高的 Fowler-Nordheim 电流注入。因此，界面 SiC 侧的电场必须受到限制 [3,4]。

上述界面缺陷导致沟道迁移率非常低。因此，它们导致沟道对总导通电阻的贡献很大。因此，SiC 相对于硅的漂移区电阻非常低的优势由于高沟道贡献而被削弱。克服这一困境的一种观察到的方法是增加在导通状态下施加在氧化物上的电场，或者用于导通的更高的栅极源极（V GS）偏置或者相对薄的栅极氧化物。所施加的电场超过了硅基 MOSFET 器件中通常使用的值（4 至 5 MV/cm，而硅中为 3 MV/cm）。导通状态下氧化物中如此高的磁场可能会加速磨损，并限制筛选剩余的外在氧化物缺陷的能力[1]。

图 3：左图：平面 MOSFET（半电池）的典型结构，显示了两个关于氧化物场应力的敏感区域。右图：沟槽 MOSFET（半电池）的典型结构，关键问题是沟槽拐角处的氧化物场应力。

基于这些考虑，很明显，SiC 平面 MOSFET 器件实际上对氧化物场应力有两个敏感区域，如图 3 左侧部分所示。首先，讨论的是电场区域中反向模式的应力其次，靠近漂移区和栅极氧化物之间的界面，其次是在导通状态下受应力的栅极和源极之间的重叠。

导通状态下的高电场被认为更危险，因为只要必须保证导通电阻性能，就没有采取任何器件设计措施可以减少导通状态期间的场应力。英飞凌的总体目标是结合低 R DSon由 SiC 提供的工作模式使该部件在众所周知的安全氧化物场强条件下运行。因此，我们决定放弃 DMOS 技术，从一开始就专注于基于沟槽的器件。远离具有高缺陷密度的平面表面，转向其他更有利的表面取向，可以在低氧化物场下实现低沟道电阻。这些边界条件是转移硅功率半导体领域建立的质量保证方法的基线，以保证工业和汽车应用中预期的 FIT 率。

图 4：CoolSiCMOSFET 单元结构示意图

CoolSiCMOSFET 单元设计旨在限制导通状态和截止状态下栅极氧化物中的电场（见图 4）。同时，提供了具有吸引力的 1200 V 级特定导通电阻，即使在批量生产中也可以以稳定且可重复的方式实现。低导通电阻确保驱动电压电平仅为V GS= 15 V 与足够高的栅源阈值电压（通常为 4.5 V）相结合，成为 SiC 晶体管领域的基准。该设计的特殊功能包括通过自对准工艺将通道定向为单一晶体取向。这确保了的沟道迁移率和窄的阈值电压分布。另一个特点是深 p 沟槽在中心与实际 MOS 沟槽相交，以允许狭窄的 p+ 到 p+ 间距尺寸，从而有效屏蔽下部氧化物角。

静态性能——象限操作

MOSFET 静态输出特性的关键参数是总电阻 R DS(ON)。CoolSiC? MOSFET 的典型导通电阻是在室温下且 V GS = 15 V 时定义的（图 5，左） 。阈值电压 V GS_TH遵循器件的物理原理，并随温度下降，如右图 5 所示。

图 5：室温和 175°C（左）下的 CoolSiC MOSFET 输出特性（示例 45 mOhm 1200 V 型）以及 Ron 和 VGS_TH 对温度的依赖性（右）

由于低沟道缺陷密度，导通电阻的正温度系数（图 5，右）使得这些器件注定用于并联。这是与 DMOS 器件的另一个显着区别，由于沟道中的缺陷密度较高，DMOS 器件通常表现出较弱的电阻对温度的依赖性。

图 6：MOSFET 导通电阻随温度变化的主要行为、Si 和 SiC 之间的比较以及阻断电压的影响

DMOS 的这个“功能”乍一看很吸引人，但实际上却很吸引人。然而，随着降低导通电阻的进展，漂移区物理上合理的温度依赖性将越来越主导总导通电阻。因此，SiC MOSFET 将变得更像硅。然而，应该指出的是，即使在成熟状态下，由于掺杂密度较高，SiC MOSFET 的实际温度系数在相同阻断电压下也会低于硅器件。此外，由于漂移区对总电阻的贡献不断增加，对于较高的阻断电压，导通电阻的温度依赖性将更加明显。图 6 总结了定性行为。

静态性能——第三象限运行

与 IGBT 相比，CoolSiC? 器件等立式 MOSFET 通过体二极管（实际上是续流二极管）提供反向模式传导。然而，由于SiC的带隙，该二极管的拐点电压相对较高（约3V），因此连续工作会导致较高的导通损耗。因此，必须使用众所周知的同步整流概念。该二极管仅在很短的死区时间内工作（见上文部分）。在此周期之后，通过施加正 V GS（如象限模式）再次打开通道。

该操作方案在第三象限模式中提供非常低的传导损耗，因为没有拐点电压达到与象限模式中相同的电阻。事实上，电阻甚至略低，因为现在反转的电流方向的负前馈影响减少了 JFET 影响。图 6 说明了第三象限操作（不同栅极电压的 IV 特性）。请注意，由于采用 pn 二极管结构，还可以实现一定的脉冲电流处理能力（高于正向模式）。

图 7：45 mOhm CoolSiC? MOSFET 的体二极管 IV 行为

动态性能

作为一种单极器件，SiC-MOSFET 的动态性能很大程度上取决于其电容。与输入电容 C iss相比，该器件被设计为具有较小的栅漏极反向电容 C rss。这有利于抑制寄生导通，从而可以防止在半桥配置中运行时使用复杂的栅极驱动器电路。即使栅极电压为 0 V，许多 CoolSiCMOSFET 产品也可以安全关断，因为除了有利的电容比之外，阈值电压也足够高。图 8（左）总结了器件总电容与温度的关系。

图 8：45 mOhm CoolSiC? MOSFET 的典型器件电容与漏极-源极电压（左）和相关开关能量（右）与漏极电流的函数关系（VGS = 15 / -5 V，RGext = 4.5 Ω， VDS = 800V，Tvj = 175°

图 8（右）显示了安装在 4 引脚 TO-247 外壳中的单个器件的半桥的典型开关损耗与漏极电流的函数关系。关断能量 E off仅轻微依赖于负载电流，因为它主要由容量决定，而导通能量 E on随电流线性增加，并主导总损耗 E tot。根据 2019 年中期的情况，应该强调的是，CoolSiC? MOSFET在商用 1200 V SiC MOSFET 中显示出的 E on 。E开和 E关实际上与温度无关。值得注意的是，实际外壳设计对开关损耗（主要是导通损耗）有重大影响。特别有效的是开尔文接触的使用，它实际上将负载路径与控制路径在电流方面分开，因此有助于防止 di/dt 引起的栅极信号反馈环路增加动态损耗。

一般来说，必须仅在某些封装中实现具有低电容和栅极电荷的快速开关 SiC 晶体管。主要标准包括由于高损耗功率密度而具有良好的热性能（碳化硅当然会降低损耗，但其余损耗集中在非常小的区域）。另一个标准是低杂散电感，用于在没有临界电压峰值的情况下管理高 di/dt 斜率。，特别是在具有更多并行芯片的多芯片封装的情况下，基于带状线概念[5]的对称内部模块设计是强制性的。目前提供此类功能的模块封装包括英飞凌用于模块的 EASY 平台，或用于分立外壳的 TO247 系列（分别为 TO263-7）。

CoolSiCMOSFET 的栅极电荷曲线通常与硅功率器件的典型形状不同；特别是，没有明显可见的米勒平台，如图 9 左所示。当 I D = 30 A、V DS = 800 V 且 R G = 3.3 kΩ、V GS(off) =-5 V 至 V GS(on) = 15 V 时，总栅极电荷 Q tot通常为 75 nC。

图 9：45 mOhm 1200 V CoolSiC? MOSFET 的典型栅极电荷曲线（左）和通过 Rg 控制开关速度的能力（右）

在许多情况下，可能需要调整开关速度 (dv/dt) 以应对振荡等问题。MOSFET 的优点之一是通过栅极电阻器调整斜率的简单方法。结合正确的驱动电路，甚至可以实现不同的开启和关闭。右侧图 9 显示了 Infineon 45 mOhm 1200 V CoolSiC? MOSFET 的相应行为。

图 10 描绘了 TO-247 4 引脚和 TO-247 3 引脚中的 45 mOhm 1200 V CoolSiC? MOSFET 在 V DS = 800 V 直流电压下的短路波形，这与 IGBT 有很大不同。初，漏极电流快速增加并达到峰值电流水平。由于采用开尔文源设计的快速导通，TO-247 4 引脚电流上升更快，并且在 SC 事件开始时自发热较少，峰值电流超过 300 A，而 TO-247 3脚峰值电流较小。主要原因是 di/dt 对所施加的 V GS引起的负反馈对于 3 针设备。由于开尔文连接解决方??案消除了这种效应，从而实现更快的切换，因此在饱和效应发生之前，4 引脚器件的电流也可以上升到更高的值。

峰值电流后，漏极电流显着降低至约 150 A。这是由于随着温度升高和自加热，载流子迁移率和 JFET 效应降低。测试波形显示出清晰、稳健的行为，证明了封装 TO-247 CoolSiC? MOSFET 和电源模块的典型 3 ?s SC 能力（根据相关目标应用要求，目前为 2 ?s）。英飞凌的 CoolSiC? MOSFET 是数据表中首款具有保证短路功能的器件。

图 10：典型短路与 25°C 下持续时间的关系（左）；1200 V 设备的雪崩行为，60 V 时关闭 3.8 5 mH 的未钳位感性负载（右）

新的 650 V 级器件在数据表中附有雪崩额定值，以满足目标应用电源的要求。总体而言，CoolSiC? MOSFET 技术在雪崩下表现出高耐用性；图 10 右侧描述了 1200 V 组件的典型行为

FIT 率和栅极氧化物可靠性

除了性能之外，可靠性和耐用性也是 SiC MOSFET 讨论多的话题。耐用性定义为设备承受某些异常应力事件的能力，例如短路性能或脉冲电流处理能力。可靠性涵盖了设备在目标应用寿命期间标称工作条件下的稳定性。与可靠性相关的影响包括某些电气参数的漂移或灾难性故障。对于硬故障，量化通常以 FIT 率的形式进行，它实际上说明了在特定时期内允许有多少特定类型的设备发生故障。如今，高功率硅器件的 FIT 率主要受宇宙射线效应影响。

对于 SiC，由于前面讨论的氧化物场应力，需要考虑栅极氧化物可靠性的额外影响。因此，如图 11 所示，总 FIT 率是宇宙射线 FIT 率和氧化物 FIT 率之和。对于宇宙射线稳定性，可以应用类似的方法，例如硅领域的典型方法。这里，FIT率是针对某种类型的技术通过实验获得的，并根据结果结合应用目标，可以实现满足FIT率的设计，通常通过优化漂移区的电场分布来实现。对于氧化物 FIT 率，需要采用筛选过程来降低 FIT 率，因为与硅相比，SiC 中的缺陷密度仍然相当高（就英飞凌的 Si 功率器件而言，

图 11：SiC MOSFET 情况下的 FIT 率构成

例如，SiC MOS 器件的栅极氧化物可靠性面临的挑战是，在工业应用的给定操作条件下（如目前的 IGBT），保证失效率小于 1 FIT。由于SiC和Si上的SiO 2的内在质量和性能几乎相同，因此相同面积和氧化物厚度的Si MOSFET和SiC MOSFET可以在相同时间内承受大致相同的氧化物场（相同的固有寿命）。当然，这仅在器件不包含与缺陷相关的杂质（即外在缺陷）的情况下才有效。与 Si MOSFET 相比，SiC MOSFET 栅极氧化物中的外在缺陷密度要高得多。

与没有缺陷的设备相比，具有外在缺陷的设备更容易损坏。无缺陷的设备会在很晚之后由于内在磨损而失效。通常，如果本体氧化物厚度足够，则在正常应用条件下，固有故障时间要少得多。因此，典型芯片寿命内的氧化物 FIT 率完全由外在缺陷决定。

保证碳化硅MOSFET栅极氧化物足够可靠性的挑战是减少受外在缺陷影响的器件数量，从工艺结束时初的高数量（例如1%）减少到产品交付时可接受的低数量。运送给客户（例如 10 ppm）。实现这一目标的一种行之有效的方法是应用电气屏蔽 [2]。

在电气筛选过程中，每个器件都会受到栅极应力模式的影响。选择应力模式来破坏具有严重外在缺陷的器件，而没有外在缺陷或仅具有非关键缺陷的器件则能够幸存。未通过筛选测试的设备将从分配中删除。这样，潜在的可靠性风险就转化为良率损失。

为了能够在足够高的应力水平下对器件进行应力测试，体栅氧化物需要具有指定的厚度。如果栅极氧化物厚度太低，器件要么在筛选过程中因磨损而本质上失效，要么在筛选后显示出降低的阈值电压和沟道迁移率。因此，所需的标称氧化物厚度远高于实现有效栅极氧化物筛选的固有寿命目标通常所需的厚度。不幸的是，较厚的栅极氧化物会增加阈值电压，并降低给定V GS(on)下的沟道电导。栅氧化层 FIT 率和器件性能之间的权衡如图 12 所示，并且也在 [6] 中进行了讨论。

图 12：栅极氧化物厚度和栅极电压对故障概率和通态特性的影响（650V 器件的 Rdson 数据）

英飞凌投入了大量的时间和材料样品来开发有关 SiC MOSFET MOS 可靠性的完整图片。例如，我们使用不同正负栅极应力偏置下的三个单独应力运行，在 150°C 下测试了电屏蔽 SiC MOSFET 的通态可靠性 100 天。每个样品组由 1000 件组成。图 13 显示了不同栅极氧化物工艺条件的结果，概述了终发布工艺的技术改进。使用初始处理条件，在推荐栅极偏压 30V 的两倍下，1000 个器件中不到 10 个器件出现故障。所实施的技术进步将这一数字减少到 30 V 时只有 1 次故障，25 V 和 -15 V 时零次故障。剩下的 1 次故障仍然是外部故障，

当然，除了通态氧化物可靠性之外，评估断态氧化物应力也很重要，因为 SiC 功率器件中的电场条件更接近 SiO 2的极限优于硅功率 MOS 元件。关键策略是通过正确设计深 p 区来有效屏蔽敏感氧化物区域。屏蔽效率又是导通电阻和可靠性之间的权衡。对于沟槽MOSFET，深p区在MOSFET沟道区下方形成类似JFET的结构，可以有效促进屏蔽[7]。该 JFET 为导通电阻添加了一个附加组件，该组件主要取决于埋入式 p 区之间的距离和掺杂。这种屏蔽结构设计特征对于避免关断状态下栅极氧化物退化或栅极氧化物击穿至关重要。

为了验证 CoolSiC? MOSFET 的断态可靠性，我们在 150°C、V GS = -5 V 和 V DS = 1000 V 的条件下对 5000 多个 1200 V SiC MOSFET 进行了为期 100 天的压力测试。这些条件对应于工业应用任务概况的关键点。由于所施加的漏极电压相对于器件的击穿电压的限制，进一步加速是非常困难的。在更高的漏极电压下运行测试将会导致结果错误，因为其他故障机制（例如宇宙射线引起的故障）将变得更有可能。结果是，在这次断态可靠性测试中，没有一个受测设备出现故障。由于 650 V 设备遵循与 1200 V 设备相同的设计标准，因此预计具有相同的可靠性。