日前IEEE IEDM国际电子元件会议，英特尔、台积电和三星都展示CFET晶体管解决方案，堆栈式CFET架构晶体管将n和p两种MOS元件堆叠在一起，未来将取代GAA（Gate-All-Round）成新晶体管设计，以使密度翻倍。

据悉，英特尔是首家展示CFET解决方案的大厂，2020年就公开首个早期版本。英特尔这次介绍CFET最简单电路，就是反相器几项改进。CMOS 反相器将相同输入电压发送到堆叠两个设备的栅，并产生一个逻辑上与输入相反的输出，且反相器在一个鳍完成。英特尔还将晶体管纳米片数量从两个增加到三个，垂直间隙也从50纳米减到30纳米。

目前5纳米制程栅极间距为50纳米，是使用单侧互连的简单FinFET。三星展示的CFET解决方案，栅极间距为45/48纳米，比英特尔60纳米更小。尽管三星的CFET原型45纳米栅极间距版性能下降，但研究员认为藉制造优化，应可解决问题。

三星成功处是解决电气隔离堆叠的 n 和 p 两种 MOS 元件漏电，关键是使用以化学品新型刻蚀取代湿法刻蚀。与英特尔单个晶体管使用三个纳米片不同，三星是成对晶体管使用单nm片。

台积电与三星一样，设法将栅极间距控制在48纳米，CFET解决方案特点包括一种顶部和底部晶体管间形成介电层的新方法，以保持间距。 纳米片通常由硅和硅锗的交替层形成，台积电尝试硅锗专用刻蚀法，释放硅纳米线前于两个晶体管间构建隔离层。

预计CFET技术转为大规模商用约需七至十年，目前仍有许多前期准备工作要做。

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