PCIe Express^® 物理层先从Gen 4.0飞速发展到了Gen 5.0，最后升级至Gen 6.0，且6.0规范包含了开发硅芯片所需的一切。数据传输速率从16 Gt/s提升到32 GT/s，Gen 6.0更是增加到了64 GT/s（每秒千兆传输速率）。而且，首次采用了PAM4多级信号调制技术，允许我们在单个单位时间内编码两位信息。借此，我们将Gen 5.0的数据传输速率增加了一倍。

在今年的泰克创新论坛上，我有幸参加了一场小组讨论，与我一同参与的还有两位业内专家：新思科技（Synopsys）的Madhumita Sanyal和安立公司（Anritsu）的Hiroshi Goto。我们讨论了最新PCIe版本面临的挑战以及PCIe 7.0可能面临的挑战。PCIe Express 6.0的开发和设计仍在不断演化和成熟中，包括外形标准、测试规范等等。然而，PCI-SIG^®已经宣布并已经开始了Gen 7.0的开发，我们预计到2025年将会有一个基本规范。我们有望实现每秒128千兆传输速率和与Gen 6.0一样的PAM4信号调制技术。

正如Madhumita所言：

“现在正处于一个非常有趣的时代，传输速率从64 Gt/s提升到了128 GT/s。这相当于要求具有以下特性的以太网连接：1.6 TB带宽，16个传输速率为128 Gt/s的通道，总传输速率为2 TB/s且是单向，这是以太网世界的要求。并且保留了PAM4，奈奎斯特现在为32 GB，但需要向后兼容所有之前版本。

“我认为它仍会使用Flits，谁知道哪种FEC（前向纠错码）更强大呢？需要FEC就像以太网LAN需要Reed Solomon纠删码一样，也可能仍然使用轻型FEC就可以，也会提升数据传输速率。当然，协议本身可能会进行极大的改进。我认为电气设备将越来越可靠，具体取决于PCI-SIG如何定义通道。我们可能需要新的主板、连接器和电缆。SERDES发送器和接收器架构肯定会面临一些新的挑战。”

Hiroshi Goto补充道：

“内容增加了，通道损耗有多少？从Gen 5.0到Gen 6.0，从32 GT/s到64 GT/s——P和N之间的时钟偏差无论是正还是负，现在都极其关键。一毫米的电缆差异会带来五皮秒的失配。所以，P和N的时钟偏差失配也会产生重要影响。

“人们已经做了大量工作来研究如何保持与卡机电（CEM）连接器的向后兼容性。我认为这是需要密切关注的问题。我们是否能够继续实现向后兼容性？我们是否必须考虑从主机到端点的替代连接类型？”

小组讨论结束后，泰克参加了2023年6月13日至2023年6月14日在美国加州圣克拉拉举行的PCI-SIG开发者大会，会上PCI-SIG宣布了PCI Express（PCIe）7.0规范已升级至0.3版。

在该活动上，新思科技进行了一次所谓的“窥探式”演示，展示了PCIe 7.0即将达到的128 GT/s的数据传输速率。在演示中，新思科技评估板将PRBS模式发送到泰克DPO70000SX示波器上。所有三个128 GT/s PAM4眼图均打开，三者之间具有良好的线性度、低抖动和良好的比率电平失配（RLM）。

（成功的128 GT/s PAM4眼图）

在第二场演示中，安利公司重点展示了安利MP1900A误码检测器与泰克DPO70000SX实时示波器以及新思科技PCIe 6.0 PHY & 控制器IP在端到端系统中的兼容表现，清晰显示了FEC应用前后的误码率对比情况。在此演示中，泰克示波器校准的33db应力眼图由充当主机的安利误码检测器发送到具有PHY端控制器的新思科技端到端解决方案。接收器对受压的模式进行均衡，并将信号通过控制器回环至PHY发送器，再由发送器将信号返回至安利误码检测器。包括Gen 6阶段1-3在内的所有代际的链路训练均已完成且通过了测试。

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