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数据来源：World Semiconductor Trade Statistics
UCIe+SerDes对大算力的价值
目前，基于UCIe的Multi-Die Chiplet是实现More than Moore的重要手段，结合先进的2.5D和3D封装技术已经实现产业化的高效量产与推广，成为国内外HPC芯片的主流设计选择。
图源：晟联科
UCIe作为统一的接口标准，可以让不同Foundry，不同工艺之间的Chiplet互联，让Chiplet的封装成本和效率得到进一步优化，最终将Chiplet推向Market Place的终极形态。
晟联科16G/32G UCIe IP解决方案作为一种低延时、低功耗和高性能的Chiplet芯片互联方案，正在为Chiplet的广泛应用场景赋能。目前在高性能计算（HPC）、数据中心、CPU、加速器等应用场景助力Chiplet实现低功耗和低延迟。
晟联科UCIe+SerDes高速IP对大算力芯片的价值
1、High Bandwidth 高带宽
当前大部分国内HPC芯片Die-to-Die Bandwidth在几百GB/s~1TB/s之间，国际巨头HPC芯片Die-to-Die Bandwidth在10TB/s级别。UCIe+SerDes技术，提升了数据传输效率，使得海量数据能够在芯片内部及芯片间快速流通，满足人工智能、高性能计算等领域对高速数据传输能力的迫切需求。
2、Low Latency 低延时
UCIe SPEC要求在2D和2.5D封装下实现≤ 2ns的Latency，高速SerDes的RX+TX Latency通常为10ns上下，UCIe+SerDes技术，将会有效优化信号传输路径、减少信号失真及采用高效的时钟同步机制，为实时数据处理、大参数模型训练等场景提供了坚实的技术支撑。
3、Improve Time-to-Market 加快市场速度
HPC芯片作为大算力芯片，Die面积越做越大，采用Multi-Die有利于提升良率，不同Die也可以灵活配置成不同的产品系列，从而进一步降低成本，满足未来多元化、复杂化的计算需求，加快Time-to-Market的节奏。
UCIe+SerDes，实现Interface IP高速互连
为了应对HPC等大算力应用带来的挑战，晟联科112G SerDes跟光模块配合实现Chip-to-Chip高速互连，让分布式运行的多Die集成为一颗高性能运行的芯片，做到低延时，高速度。同时支持同构和异构集成HPC芯片架构，并提供优秀的产品性能表现。
▲ 晟联科112G SerDes IP跟光模块配合实现Chip-to-Chip高速互连
UCIe SPEC要求在2D和2.5D封装下Latency≤2ns，在3D封装下≤125ps。Speed要求要求32GT/s。
晟联科UCIe+SerDes高速IP互连解决方案能经过多年的研发和积累，是国内少数在先进工艺，同时支持32G UCIe和112G SerDes的高速接口IP解决方案的公司，能够实现High Speed + Low Latency + Long Reach，晟联科支持HPC高性能计算客户取得更大的创新：
• UCIe速率达到32GT/s，达到业界领先水平
• 低延时，快至接近2ns
• 提供高效稳定的数据传输需求
UCIe+SerDes IP的使用方式主要有2种，一种是UCIe+SerDes IP跟xPU集成在同一个Die里，Die和Die之间采用同构或者异构的集成方式。
▲ SerDes和UCIe在同构/异构集成系统中的应用方式
另外一种是UCIe+SerDes+PCIe等IP组成一个独立的IOD，并跟计算Die做互连，从而形成IOD和计算Die在功能上的分离。根据客户需求不同芯片可以采用不同的使用方式。
▲ IOD的应用方式
晟联科，科技智连，异构集成
晟联科作为国内领先的高速接口IP供应商，致力于为加速算力提供高速接口解决方案。拥有涵盖远距离、低功耗、低延时的高速SerDes及UCIe IP、PCIe6.0高速接口IP解决方案，满足高性能计算。2014年起，公司自主研发并掌握DSP-based高速SerDes核心技术，PAM4 SerDes已经量产出货，并在2021年全球率先商用Die-to-Die技术！目前，公司的高速SerDes IP已有超过2亿条通道在世界500强客户和设备中出货。
晟联科全球总部和研发中心位于上海，在深圳、武汉等地拥有办事处，为全国各地客户提供专业、周到、及时的售前、售中与售后的本地化技术支持服务。在专利方面，晟联科拥有20多项发明专利，为客户技术和应用场景赋能。