西门子数字化工业软件日前推出创新的 Calibre^®  DesignEnhancer 软件，可以让集成电路 (IC)、布局布线 (P&R) 和全定制设计团队在 IC 设计和验证过程的早期，进行自动化“Calibre 设计即正确”的版图修改优化，进而大幅地提高生产率、提升设计质量并缩短上市时间。

Calibre DesignEnhancer 是西门子 Calibre^® nmPlatform 物理验证平台一系列“左移”工具的最新成果，能够赋能定制和数字设计团队快速、准确地优化其设计，以减少或消除电压降 (IR drop) 和电迁移 (EM) 问题，从而增强物理验证的准备效能。通过支持 IC 设计和实施阶段的版图自动优化，Calibre DesignEnhancer 工具可以帮助客户更快地达成“DRC-Clean”以实现 Tapeout，同时提高设计的可制造性和电路可靠性。

STMicroelectronics 智能电源技术研发设计支持总监 Pier Luigi Rolandi 表示：“Calibre DesignEnhancer 解决方案帮助我们持续增强 IC 设计，在解决超规格电阻和 IR 降压问题等方面功效显著。”

在对 IC 设计执行物理验证之前，工程师们往往依靠第三方 P&R 工具来整合设计以进行可制造性 (DFM) 优化，这通常需要重复执行多次耗时运算才能得到“DRC-Clean”的结果；而使用西门子 Calibre DesignEnhancer 工具，设计团队可以在准备用于物理验证的版图过程中，显著缩短周转时间并减少 EM/IR 问题。

Calibre DesignEnhancer 工具目前提供三种使用模型：

• 过孔修改会自动分析版图，并可插入超过 100 万个 Calibre-Clean 过孔，以减小过孔电阻对 EM/IR 和可靠性造成的影响。基于对 IC 版图和 signoff 设计规则的深入理解，过孔插入可以帮助客户在不影响性能或面积指标的情况下实现功耗目标。

• 电源/接地增强会自动分析版图，并在开放轨道中插入 Calibre nmDRC-Clean 过孔和连接线以形成并行互联，从而降低电源/接地网络的电阻，并减少电源网络的 IR 和 EM 问题。客户曾使用 Calibre DesignEnhancer 减少了高达 90% 的 IR 压降问题。

• 填充单元插入会优化去耦电容 (DCAP) 和填充单元的插入以满足物理验证的需要。这种方式取代了传统的 P&R 填充单元插入过程，有助于提供更高质量的结果并可使运行速度提升 10 倍。

西门子数字化工业软件 Calibre 设计解决方案资深物理验证产品管理总监 Michael White 表示：“今天的 IC 设计环境充满挑战，采用先进工艺的工程团队在工作中往往受到既定的面积和项目时间约束，因此很难优化版图以实现可制造性和高性能；而使用 Calibre DesignEnhancer 软件，设计人员可以在设计周期的早期发挥 Calibre 的多边形处理速度和精度优势，避免设计周期后期出现意外。”

Calibre DesignEnhancer 解决方案采用经过市场验证的技术、引擎和 Calibre 规则集，可以帮助客户获得“设计即正确”、Calibre DRC-Clean 的结果，同时 signoff 验证质量。该解决方案能够读取 OASIS、GDS 和 LEF/DEF 作为输入文件，并使用 OASIS、GDS 或增量  DEF 文件的任意组合来输出版图修改，这样可以帮助设计团队轻松地将 Calibre DesignEnhancer 的修改结果反向标注到设计数据库中，以供常用工具执行功耗和时序分析，从而可在设计创建生命周期的早期进行进一步分析。

Calibre DesignEnhancer 工具利用行业接口标准，与所有的主流设计和实施环境集成，可提供易于使用的工作环境。Calibre DesignEnhancer 套件现在可供所有支持 130 nm 到 2 nm 设计的领先晶圆代工厂使用，具体取决于使用模型和技术。

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