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研发客服IT之家 2 月 28 日消息，据韩媒 Chosunbiz 报道，电子近日在背面供电网络（）中获得了好于预期的成果，有望提前导入未来制程节点。
本文引用地址：传统芯片采用自下而上的制造方式，先制造晶体管再建立用于互连和供电的线路层。但随着制程工艺的收缩，传统供电模式的线路层越来越混乱，对设计与制造形成干扰。
技术将芯片供电网络转移至晶圆背面，可简化供电路径，解决互连瓶颈，减少供电对信号的干扰，最终可降低平台整体电压与功耗。对于而言，还特别有助于移动端 SoC 的小型化。
▲ 背面供电网络示意图。图源 imec
参考韩媒报道，电子在测试晶圆上对两种不同的 ARM 内核设计进行了测试，在芯片面积上分别减小了 10% 和 19%，同时还获得了不超过 10% 的性能、频率效率提升。
Chosunbiz 称，三星此前考虑在 2027 年左右的 1.7nm（IT之家注：此处存疑，以往报道中为 1.4nm）工艺中实现背面供电技术的商业化，但由于目前超额完成了开发目标，预计将修改路线图，最早在明年推出的 2nm 中应用。
三星电子的两大竞争对手台积电和英特尔也积极布局背面供电领域：其中英特尔将于今年的 20A 节点开始推出其 BSPDN 实现 PowerVia；而根据科技博客 More Than Moore 消息，台积电预计将在 2025 年推出标准 N2 节点后 6 个月左右发布对应的背面供电版本。
▲ 台积电未来技术路线图。图源科技博客 More Than Moore
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