2024年4月30日，楷登电子（Cadence ）与台积电（TSMC）深化了双方的长期合作，官宣了一系列旨在加速设计的创新技术进展，包括从3D-IC和先进制程节点到设计 IP 和光电学的开发。

Cadence Integrity 3D-IC 平台是适用于 TSMC 所有最新 3DFabric™ 的业内综合解决方案，产品现可支持层次化 3Dblox 规范，将多个 chiplet 集成到各个层次中，以实现重复使用和模块化设计。它还包括为简化 chiplet 组装和设计而开发的新功能，以及自动对齐标记插入流程，以加快在不同中间层和封装上堆叠 chiplet 的设计和组装。

Cadence 的数字解决方案已通过 TSMC N2 设计工艺认证，包括：Innovus™ Implementation System、Quantus™ Extraction Solution、Quantus Field Solver、Tempus™ Timing Signoff 及 ECO Solution、Pegasus™ Verification System、Liberate™ Characterization 和 Voltus™ IC Power Integrity Solution。Genus™ Synthesis Solution 同样支持 N2 工艺。Cadence 和 TSMC 正在合作开发 AI 驱动的 Cadence 解决方案，驱动 AI 辅助的设计流程，以提高设计生产力和 PPA 优化 。

Cadence 定制/模拟设计流程已经过 TSMC 最新 N2 制程设计套件（PDK）的全面认证：针对 TSMC N2 PDK 经过优化的 Cadence 定制工具包括：用于设计输入的 Virtuoso® Schematic Editor 和用于分析的 Virtuoso ADE Suite（均为 Virtuoso Studio 的一部分），以及集成的 Spectre® 仿真器。它们在管理工艺角仿真、统计分析、设计对中以及电路优化方面的功能都得到了增强，而这些都是目前先进节点设计常用的功能。

Cadence 和 TSMC 紧密合作，发布了从N16 到 N6 RF 的 Virtuoso Studio 迁移参考流程，以大幅缩短周转时间。

Cadence 宣布推出适用于台积电 N3 工艺的业界领先 IP 核全面产品组合，包括Cadence 适用于 TSMC N3 工艺的 UCIe™ IP，提供先进封装和标准封装两种选项；Cadence 存储器接口 IP 组合（DDR5、LPDDR5 和 GDDR6）经过硅验证；Cadence 面向 TSMC N3 工艺的 PCIe® 5.0 / CXL2.0 和 PCIe 6.0 / CXL3.0 IP。

Cadence EMX 3D Planar Solver 已获得 TSMC N5 工艺技术认证。凭借该认证，双方的共同客户能够将 EMX Solver 无缝集成到先进节点 IC 设计流程中，从而实现高精度的电磁分析，克服电磁串扰和寄生的挑战。据悉，N2 和 N3 工艺技术的认证工作也在顺利进行中。

此外，Cadence 和 TSMC 合作开发了 COUPE 三维光子工艺的设计流程，该流程依托 Cadence Integrity 3D-IC 平台。TSMC COUPE 技术实现了光子 IC 与电子 IC 的异构集成，同时将耦合损耗降至最低。Cadence 正在开发的设计流程将支持 TSMC 的 COUPE 技术，包括 Cadence Spectre X Simulator、Virtuoso Studio、EMX 3D Planar Solver 和 Pegasus Verification System，

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