本系列文章将介绍安森美(onsemi)高边的结构和设计理念，可作为了解该器件在特定应用中如何工作的指南。范围仅限于具有模拟电流检测输出的。今天将为大家介绍的，将简要解读产品数据表中公布的热数据和曲线。

了解热网络

对于外部条件可能出现极端变化的汽车应用而言，了解并准确估计器件的是一个长期存在的挑战。以瞬态或连续温度波动形式表现的超过器件热容量的热过应力，是该领域中最常遇到的故障模式之一，尤其是，在其寿命期间经常观察到这种瞬态。此外，随着硅特征几何形状、芯片和封装尺寸不断缩小，产生“热断裂”的可能性越来越大。这需要全面了解器件的和外部因素的影响，例如器件安装情况、应用板、外围热源/热汇等。从设计角度看，布局、结构和保护特性（包含在器件中）应考虑对目标应用中热性能的影响。本部分描述上述内部和外部因素在确定和/或实现系统所需热行为方面的作用。此外，本部分还会解释量化热性能的相关指标以及相应的示例性数据表规格。最后将讨论限流和热关断（绝对和差分）等保护特性的设计理念，以及由此带来的热性能改进。

热阻——物理解释

在半导体行业中，瞬态和稳态热阻参数常被用来量化器件的热性能。此参数通常在产品数据表中的某一组条件下指定。而在数学上，此参数被描述为 °C/W，即施加于器件的功率所造成的温度变化；该物理表示类似于其电学上的对应物——通过产生热势（类似于电压）来阻碍/抵抗热流（类似于电流）的量。图69描绘了逐层结构，即应用中的热势分割器阶梯。

图69：应用中的热阻物理阶梯

在解释上面的分层结构之前，假设功率脉冲被施加到器件上。在这种情况下，器件和“周围环境”的温度将升高，热量将开始以热通量的形式流动。一旦电源关闭，温度便开始下降，最终达到稳态或平衡。

现在，假设通过器件的电流密度均匀且没有表面缺陷，那么器件的结将观察到最大温度摆幅。由于结被限制在相当浅的深度，因此在近表面区域可观察到最高温度。在电流密度不均匀的情况下，近表面区域的一部分会导通更多电流，从而产生热点（可能会不可逆地损坏芯片），这使得我们难以模拟平均结温。热通量路径中的下一层统称为“硅”，包括基板、外延层和任何植入物（不在结附近）。芯片的厚度对实现所需的热性能起着关键作用，尤其是在短时间的功率事件中（这将在后面讨论）。芯片越厚，热量流出器件所需的时间就越长，热通量遇到的热阻就越大。这就需要权衡参数，因为需要较大的外延厚度来支持所需的击穿电压并确保晶圆的机械稳定性（尤其是对于大直径晶圆）。此外，基板的材料、有无体积缺陷也会影响热量从器件流出。例如，相比于硅基板，在绝缘硅片基板上实现的器件具有更低的漏电流，闩锁可能性更小，但热阻更高。另一方面，SiC（碳化硅）之类的材料具有比 Si 更高的热导率。因此，决定基板的材料和物理特性时，应该考虑最终器件的期望热性能。

在基板之后，阶梯中的下一层是背面金属，接着是焊料。安森美高边 SmartFET 系列中的所有产品都有背面漏极触点，以通过将电流密度分布在整个基板接触区域来管理高功率需求。金属的选择也决定了热阻。图69所示的结构假设漏极端子有一个背面凸耳或“裸露焊盘”连接（根据器件和技术的不同，它可能存在也可能不存在）。这通常是利用焊料作为凸耳的导电芯片连接来实现的。焊料层的厚度应均匀，并与漏极触点共形。焊料中的空隙是已知的会导致高瞬态热阻的故障模式。在源极侧，源极触点的功率金属化和焊线组决定并限制了器件的热性能。在凸耳层（包括引线框架、模塑料和封装）之前，假设热流模型为一维（这是合理的），热流垂直流动。这一点之前的热阻统称为θJunction-Case，或称为θJunction−Pin（如果没有背面裸露焊盘），或称为θJunction–Soldering Point。一旦热量开始流出封装，则还需要考虑所关注器件附近的任何其他热源传入的横向热通量，该模型可能会变成三维热流网络，这通常更难分析和估计。然而，这一假设并不总是适用于多通道器件，因为相邻通道可能会导通功率并将热量横向散发到芯片中，从而使分析变得复杂。封装层之后，安装和应用条件决定热阻。相关因素包括焊料量、应用PCB上的铜散热器面积、走线的长度和宽度、PCB中的层数、用于热导通的内部平面、应用PCB和ECU外壳之间使用的环氧树脂（如有）的特性等。了解数据表曲线部分讨论了其中一些因素对系统热阻的影响。将所有这些阶梯的电阻贡献相加，即得到应用的结至环境总热阻。

上面讨论的阶梯结构内的热流范围取决于脉冲时序和占空比。根据经验和仿真结果，估计对于最长数百微秒的单脉冲功率事件，芯片有源面积、技术和物理特性决定了热阻，外部应用环境对短脉冲持续时间内的热响应的贡献非常小。随着（单）脉冲周期延长，引线框架、封装、模塑料等开始对热性能产生影响。对于几毫秒的脉冲周期，这种影响通常很明显。对于长达几秒钟的较长脉冲周期，应用条件（如上段所述）对热阻的影响更大。当系统在长脉冲周期（通常超过100秒）内达到平衡时，器件本身对稳态热阻的贡献非常小，热性能仅取决于测试条件。应注意的是，这些时间周期只是估计值，而且假设所施加的脉冲周期和功率水平完全在针对器件定义的边界条件内，并且不会干扰针对保护电路定义的阈值，例如热关断。

重复功率脉冲事件情况下的热阻取决于占空比。根据占空比的不同，功率脉冲中积累的热量可能会也可能不会“结转”到后续脉冲，这会使分析更加复杂。此外，电功率波和随后的热波之间有一个时间滞后，这点在重复脉冲事件的热分析过程中必须考虑。参见下面示例性器件上的假设功率曲线对应的仿真热波。

图70：任意功率曲线的热波滞后的仿真

改善瞬态热性能

如上一部分所述，相对较短时间（通常限于几毫秒）内的瞬态热阻更多地取决于器件，而不是应用条件。这里的“器件”包括来自芯片和封装的贡献。决定芯片的几何和物理特性的主要考虑是为了优化性能参数，如导通损耗和击穿电压，因此芯片本身几乎没有任何改进的余地来提高热能力。另一方面，封装改进相对更站得住脚，与单脉冲和重复脉冲改进相比，它能显著改善瞬态热性能。

某些安森美高边SmartFET（取决于技术和应用要求）集成了一个用于漏极端子的裸露焊盘或耳片连接，以改善散热。图 71 显示了流经裸露焊盘的热流。与尺寸相似的、漏极连接使用引脚分配或引脚组合（通过焊线焊接到背面漏极）的器件相比，裸露焊盘连接提供更好的瞬态热性能。

图71：漏极端子有裸露焊盘情况下的热流

有了裸露焊盘，应用 PCB 上的焊料和散热器面积也会增加，从而实现额外的散热，帮助改善更长脉冲持续时间（>1秒）情况下的散热。

除了漏极端子之外，功率流路径中的另一个节点是源极端子。源极触点、顶部功率金属和引线框架的外合 (bond-out) 都会影响瞬态热性能，从而决定器件的最大功率处理能力。大部分功耗发生在结深较浅的地方，因此必须考虑源极顶部金属的热导率和厚度，尤其是在设计高功率密度器件时。一些高功率安森美SmartFET采用铜顶部金属代替传统的铝合金，以改善热阻。如果器件的RDS(ON)极低（如NCV84004A、NCV84006A等），与“后端技术”（包括焊线）相关的间接电损耗往往会限制器件的参数性能。对于此类器件，“铜夹片”形式的焊接替代方案可提供出色的电气和热性能。铜夹片覆盖功率 FET 的整个有源区域，并瞬间将热量从硅片传递到引线框架，从而起到顶部散热器的作用。

虽然对低RDS(ON)的高有利，但在高功耗的情况下，铜夹片布局和放置对于芯片的稳定性而言是一个重大问题。铜夹片边缘周围的任何未暴露区域都可能产生局部热点，成为热失控的场所。对于控制电路位于控制逻辑旁边、馈通信号布线的空间狭窄的单片器件，解决这一问题尤为重要。布局一个铜夹片并保持其在整个FET区域上的一致性通常是很有挑战性的。在这种情况下，应探索改善热性能的其他途径，包括但不限于改变顶部金属叠层的组成和厚度、增加焊线的数量和/或厚度。

此外，对于功率需求较低的器件，由于可用于焊接的硅面积较小，铜夹片放置还面临经济和技术限制。这些器件采用焊线将漏极和源极连接到引线框架。通过采用多条焊线，以及（在某些情况下）为每条这样的焊线使用多次缝合，可以增强热性能。还应用了其他封装增强方法，例如：改善模塑料化学特性，以及优化焊接参数以避免产生“热破裂”。

总之，焊接类型和顶部金属叠层取决于可制造性的难易程度和特定器件所需的电热性能。

数据表参数和规格

热阻——物理解释部分说明了热阻的物理解释。此解释尽管对于了解热网络是必不可少的，但可能无法进行建模、仿真以及在产品数据表中从数学上加以规定，从而量化和比较器件的热性能。

Foster和Cauer网络

出于数据表的目的，对于给定的芯片和封装，瞬态和稳态热测量是在实验室设置条件下的受控环境中进行的，热阻是通过记录已知功率脉冲引起的温度变化来测量的。这种温度变化通常通过分析预校准片内温度计的参数变化——例如功率 FET 的体二极管的正向压降——来测量。该温度计在空间上应该靠近结；在某些情况下，它是专门制造的，用来模拟热剖面。在固定温度时，热接地（对于结至环境测量，其为环境；对于结至外壳/结至引脚测量，其为外壳/引脚）通过强制对流和散热保持稳定（以快速消散系统接地的热量）。此外，利用 SPICE、ANSYS 等可用建模工具对器件进行热仿真。完成测量并绘制图形后，建立一个数学R-C仿真模型来拟合该测量曲线。图 72 显示了仿真的Foster R-C网络。

图72：Foster R-C网络模型

R和C的连接使得阶梯中的每个“梯级”具有唯一的时间常数，其中：

（公式18）

每个梯级的贡献与其时间常数成反比；随着系统向稳态发展，时间常数越长的梯级贡献越大。尽管如此，但Foster网络中的电阻和相应的时间常数没有物理意义，即它们与热阻——物理解释部分中描述的物理梯形结构不相关。此外，阶梯中梯级的顺序和数量也是任意的，并且可以改变。换言之，Foster阶梯是拟合实测热阻曲线的纯数学模型。梯级数越多，精度越高，相对于实际曲线的误差系数越小。使用Foster模型的优点是易于仿真。一旦一个器件有了R-C网络，那么为该系列中的其他器件创建R-C模型（从而生成瞬态热阻曲线）就相对容易，只需改变仿真模型的输入，如功率FET的器件有源面积、总硅面积等。梯形图中R的总和就是系统的结至环境总热阻。

另一类R-C阶梯是Cauer网络，如下图73所示。在该网络中，电容全都连接到系统的热接地，每个阶梯中的 R 和 C 与物理梯形结构直接相关。从阶梯中可以直观地观察到，靠近结的梯级将首先充电（热意义上），朝向接地的梯级只有当上面的梯级发生热量饱和时才会充电。因此，靠近结的梯级可以与器件和封装相关，而靠近环境地的梯级可以与外部应用条件（如 PCB）相关，但器件与其外围之间没有明确的界限。

图73：Cauer R-C网络模型

虽然Cauer网络阶梯中的电阻总和也能得出总热阻，但各个梯级与Foster网络不同。通过观察Cauer R-C网络的相应变化，可以更好地认知系统条件的变化（几个具有相似时间常数的物理贡献因素与其数学等价物之间的关系相当复杂）。Cauer网络一般很难建模，也很难从一个器件转置到另一个器件，而且它一般是利用已知算法根据其 Foster 对应网络来计算。

安森美高边SmartFET系列的数据表可能包括也可能不包括这些R-C模型，具体取决于特定产品。然而，这些模型可以根据客户的具体要求提供。

了解数据表曲线

除非另有说明，数据表列出了稳态结至环境热阻和结至外壳/引脚/焊点的热阻，同时给出了瞬态热阻图。应注意的是，这些热阻是根据一组应用和安装条件指定的，如PCB铜散热器面积和厚度、FR4面积、电路板层数等。公布的曲线仅在这些条件下有效，如果应用条件与数据表中提到的条件不同，则不应使用这些曲线来估算结温。按照同样的思路，任何比较分析（安森美产品组合内的比较或与竞争器件的比较）只有在测试条件一致的情况下才能提供可靠结果。为此，应当遵循规定电路板几何形状和特性的某些标准，例如JEDEC JESD 51-3、51-7等。关于描述热阻时遵循的一组条件，请参考相应的产品数据表。以图74为例，考虑NCV84160的结至环境瞬态热阻曲线：

图74：瞬态热阻示例性曲线-NCV84160

应注意的是，θ和R(t)可以互换使用，二者均用于描述器件的热阻。上图描绘了单个脉冲和一个PWM功率脉冲序列（由占空比定义）对应的热阻。测量条件指定单层PCB，FR4面积为4.8cm*4.8cm，正面 1 盎司铜散热器面积约为200mm2（一般只考虑漏极和源极端子），背平面覆盖有 1 盎司铜散热器，没有内部平面。此外，假设被测器件附近没有其他热源在工作，否则这些热源可能影响系统的热剖面。走线/测试线的长度、过孔（如果有）的布置、测试板的方向和环境温度的稳定性（通常通过强制对流实现）也是已知的会影响热响应的因素，当然还有许多其他因素。因此，热阻规格仅在上述条件下有效，而不能普遍适用于任何其他应用条件。为了量化应用条件变化的影响，图75中的曲线描绘了同一器件 (NCV84160) 在与以上所述相同的条件下的热阻，但正面铜散热器面积从200mm2变为最小焊盘（铜区仅存在于封装引脚的焊点处）。

图75：瞬态热阻示例性曲线-NCV84160，

正面铜面积为最小焊盘

在这种情况下，正面铜散热器面积减少200mm2，稳态热阻增加约16%。再举一例，FR4 面积增加约75%，预计会使稳态电阻降低约7%（如图73所示，FR4特性一般与非常长的时间常数相关，只有在脉冲持续时间较长的情况下才会有明显的影响）。此处提供的数据仅对这种特定情况有效，不应扩展到其他器件，因为测试条件和对热阻的相应影响可能不同。

假设在特定应用中，测试条件与图74中公布的曲线所依据的条件相同，那么可通过下述近似计算来估计假想电感切换环境中的平均结温。

考虑切换1 mH电感，峰值电流为5A，环境温度为25°C，电池电压为14V。忽略输出导通路径中的串联电阻（这在实际应用中不一定如此）。下面的理想化波形集描述了这种情况：

图76：假想电感切换事件的理想化波集-计算结温

使用下面的公式计算tON和tAVAL，结果分别为约0.38ms 和约0.16ms。

（公式19）

（公式20）

这样，充电和雪崩事件期间的平均功耗可以分别近似为2W和80W。这些功率水平的计算假设在充电和放电循环期间电流具有理想直线衰减曲线。在实际应用中，平均功率水平应该直接测量（大多数测量设备可以执行数学运算来输出测量功率），而不是进行这些近似计算。

现在，参考图74中的一组曲线，x 轴定义功率脉冲的时间周期，y轴指定不同占空比操作下的热阻。从单脉冲曲线外推热阻，在约0.38ms（充电周期）时热阻约为 1.2°C/W，可以计算出温升为1.2*2~2.4°C。对放电事件进行类似的外推，可以计算出温升为0.8*80~64°C。将该温升与环境温度相加，SCIS事件结束时的结温为25+2.4+64~92°C。

在重复开关的情况下，应参考占空比曲线，而不是单脉冲曲线。例如，如果图76中的电感以100Hz的频率切换，则时间周期为10ms。充电和放电事件的占空比分别为0.38/10~3.8% 和0.16/10~1.6%。可以对这些曲线进行插值以获得估计的热阻，并且可以用与上述类似的方式计算结温。

这里的计算假设感应充电和放电事件具有一个平均矩形功率剖面当量，这并不完全准确，也不一定在每个应用中都成立。上述计算的目的是演示热阻曲线的解释和使用。如果对动态温度变化感兴趣，则需要将瞬时功率剖面输入计算器，后者采用 Foster R-C 模型，并使用一组公式进行分段积分，以估计相应的温度剖面。这种剖面可以根据客户的具体请求提供。

所有上述计算和R-C网络中展示的是结至环境热阻模型，这是因为它在实际场景中更有意义。虽然结至外壳（或结至引脚）热阻似乎是估算结温的便捷工具，只需记录功率事件期间的外壳温度，但使用已公布的结至外壳热阻数字可能会造成误导。结至外壳测量背后的前提是假设器件的“外壳”被视为“热接地”，无论结温如何动态变化，它都应保持在固定的已知温度。这种条件在实践中很难实现，在短暂瞬变中几乎不可能实现，因为外壳温度随着动态功率水平的变化而摇摆不定。此外，大多数温度记录器件（如热电偶）的响应时间远高于汽车 PWM 应用中施加的典型功率瞬变，因此很难预测准确的外壳温度。相比之下，结至环境热阻更可靠，因为在动态功率变化的情况下，我们可以更精确地控制环境温度（通过适当的散热和受控气流）。

设计理念——保护特性

安森美高边SmartFET中的保护特性（尤其是限流和温度关断）的设计考虑了器件的热性能。低功耗器件采用线性限流和热驱动的重试策略，而在密集技术上实现的高使用更精确的限流峰值检测关断和基于定时器的重试策略。从布局角度看，对芯片的热图进行仿真以评估该区域对施加的功率最敏感（就温度变化而言）的部分。温度检测结构的布局是为了优化：a) 最大芯片温度；b) 传感器相对于芯片上最大温度的线性度；c) 差分温度检测所需的变化量，以限制瞬态热应力。在整合了铜夹片以覆盖有源源极区域的器件中，这些传感器的布置变得更具挑战性。电流检测结构的布局也考虑了电流密度分布的均匀性，同时避免形成制约通道，防止在芯片上产生热点。除布局外，这些保护特性的模拟控制电路还需要针对所需的热性能进行设计。在设计该电路时，主要考虑控制激活阈值和电路元件的温度系数。