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现在，芯片制造商在14/16nmFinfet制程的竞争进入了白热化阶段，而下一阶段的10nm和7nm的角逐也进入了预热阶段。与此同时，业界也正在推动工艺制程走向5nm。

TSMC表示，他们希望在2020年推出其5nm的工艺，而三星、格罗方德和英特尔也都在这个节点上投入了大量的金钱进行研发。

但我们可以明确知道的是，在5nm的时候，芯片制造商会面临很多未知的挑战。最基本的一点，我们连5nm真正到来时间和具体规格都没能确定。更不用说可能面对的技术和经济方面的挑战。退一万步，就算5nm真的确定下来，按照目前的演进，最终也就是只有几家公司能够承担起5nm制程的高昂费用。

“我目前的想法是5nm是会实现，但是直到2020年前，我们都不会看到大批量的投产”，Gartner的分析师Bob Johnson表示。如果你问我真正的量产时间，我觉得这个时间会是2021或者20222年，Bob补充说。

根据Bob的观点，设计一个可用的5nm SoC的成本会达到5亿美元，对比于7nm SoC的2.71亿美元，成本基本翻了一番。

和28nm的平面型器件相比，更是天价，前者的价格是后者的9倍。

对于那些想把制程推进到5nm的企业来说，他们只有两个选择，一个是FinFet，另一个是横向的gate-all-around FET。

Gate-all-around (GAA)，有时候被称作横向纳米线场效应管。这是一个周边环绕着gate的FinFet。

实际上，业界也围绕GAA上做了很多功夫。

按照Intel架构和集成方面的资深Fellow Mark Bohr的观点，GAA晶体管能够提供比FinFet更好的静电特性，这个可满足某些栅极宽度的需求。

但业界关于GAA的讨论还没有定性，因为还有些厂商考虑在5nm的时候使用FinFET。

除了架构之外，5nm还要面临的一个挑战就是市场的容量问题。5nm的投资回报比也是业界顾虑的一个因素。Bobr方面认为，5nm的世代是会出现，且会覆盖很多类型的产品。

就目前情况看来，尽管Fab厂面临的挑战比较多，但GAA引起的争议还是比较大的。因为它会给patterns, gates,纳米线和内部连接带来极大的挑战。除此之外，制程控制对晶圆厂来说也是一个噩梦。当然，如何平衡GAA Fet的成本也是很关键的。

为了帮助业界了解更多关于GAA Fet的细节，我们特意带大家去了解一下这个基本的制程流程和这个技术将会面临的挑战。另外，我们还会带大家去关注以下未来的设备，例如omplementaryFETs和垂直纳米线。

Gate-all-around 是什么？

现在的业界在FinFet上的竞争已经进入了白热化阶段，但是他们当中没有一个能够取得领先位置。

例如在逻辑器件里面，其甜蜜节点依然是40nm和28nm这两个平面节点。

很多晶圆厂最近在28nm的营收表现甚至出现了很大幅度的攀升，尤其是在通信那块。UMC的CEO颜博文表示。在UMC最近的一个电话会议里面，他提到UMC的28nm产线的使用率在2016年第三季度上升到90%，较前一季度的70%有了很大的提升，他补充说。

高端市场持续升温。

制程从22nm到16nm/14nm演变的过程中，芯片制造商的晶体管从平面型进化到FinFet，其中最大的一个原因就是FinFet可以解决平面型设备的短沟道问题。在FinFet的时候，通过在Fin的三面环绕gate，可以达到很好的控制电流的效果。最后，FinFET终于走进了主流。

三星的晶圆市场高级经理Kelvin Low表示，在7nm前，我们已经看到了挑战。我们倾向于在缩小CPP的时候提高Vcc（工作电压），但我们认为我们在7nm的CPP尺寸面临了很大的挑战。因此我们认为这需要不一样的设备结构和不同的技术去满足这种需求。

此外，内部铜导线在现在的节点变得越来越紧凑，这就提高了芯片的RC延迟，我们希望RC延迟得到很好的盖上，Low表示。

根据主流的观点，他们认为FinFet是可以扩展到5nm的，虽然这需要一些新的沟道材料的支持，例如为pMOS注入SiGe。

应用材料的策略规划主管Mike Chudzik表示，这样做可以不但可以让你获得想要的性能，还不需要缩小fin的高度。但实际上，这样做是不允许你去缩小的栅极长度，但改善了移动性。

一旦fin的宽度到了5nm，FinFet就会失去动力。

“你可以缩小你的fin，但你会发现，你会受到量子限制，在你的fin变窄的时候，你的能带隙会提升，然后你的阈值电压就会发生漂移”，Chudzik说。

这就是为什么芯片制造商对GAA产生兴趣，GAA比我们现在做的所有东西都要复杂，但对于FinFet来说，这是一个自然进化。Lam Research.的CTO和高级VP Dave Hemker表示。

从表面上看，GAA和栅极夹杂在源极和漏极之间的MOSFET很类似。另外，GAA同样包含了Finfet，但和目前fin是垂直使用的Finfet不同，GAA的Finfet是在旁边。

GAA Finfet

传统的平面器件（左）和现在的Finfet器件（右）

GAA Fet包含了三个或者更多的纳米线，形成沟道的纳米线悬空且从源极跨到漏极。其尺寸是惊人的。IMEC最近介绍的一个GAA fet的纳米线只有8nm直径。

控制电流流动的HKMG架构能够填补源极和漏极之间的差距。

于是，问题已经很清晰了，我们为什么需要GAA。

“实际上，我认为在其在静电学上面的性能是不够优越的”，应用材料的Chudzid表示。你对GAA抱有期望是因为其可变性以及其可变的性能。

Coventor的CTO DavidFried也认同这个观点。

他表示，从FinFet向GAA的转变并不会有很大的优势，当中你只是获得了对晶体管静电性能控制的提升。

Fried也指出，GAA最大的提升在于缩小了栅极宽度。这样你就可以得到一个全环绕和一点的静电性能的控制。当然，gate的缩小是必不可少的。

由于每个技术都有优缺点，现在让你选择5nm的架构，相信你心里已经有了答案。

芯片制造商也面临艰难的决定。

“未来将会有两个、三个甚至更多的Finfet节点，未来是否替换材料也是一个问题，是否选择水平纳米线也是一个关键”。Lam的Hemker表示。但晶体管是不变的，但问题的关键是你是否能获得你想要的尺寸而已。

当然，在5nm的时候，你还可以有其他的而选择，例如2.5D堆栈的die，3D的设备和其他等等。

制造 gate-all-around

制造GAA fet的方法有很多种，一个简单的方法是，芯片商在pFET和nFET架构的沟道材料商做个选择。如在pFET上选硅，Ge或者SiGe，在nFET上选硅、SiGe、Ge或者三五族材料。

Ge和三五族材料的迁移特性比硅高，但这些特殊材料面临缺陷和可靠性的问题。因此一个简单的做法是使用Si或者SiGe。硅锗对比于锗和三五族半导体，其优势是很明显的。IMEC的逻辑设备和集成主管Dan Mocuta表示。

恰当的例子：

IMEC的GAA制程是通过在CMOS衬底上部形成一个超结晶格子结构，IMEC的超结晶格子结构是一个方形的架构，其包含了一个交互堆栈的Si和SiGe层。理想情况下，一个堆栈会包含三层的SiGe和三层的硅。

制造一个 FinFET

一旦超晶格堆栈开发完成，FinFet就已经形成了。

在GAA里，Fin是在侧边的。当然，制程步骤和传统的FinFet是一样的。从一个离子注入机使用传统的掺杂技术，就会在超晶格方形堆栈的顶部形成了源极和漏极。源极会在堆栈的一端形成，漏极则会在另一端完成。

在这个步骤之后，顶部的超晶结构则会以字母H的形式pattern。在经过了几道光刻和刻蚀之后，这个结构就会和字母H很像，而这个H形状的图案是平躺的。

类似H图案的两个高层结构物分居两端，分别充当源极和漏极，中段就是fin的一部分。

在这过程中也会面临一些挑战。例如在pattern的时候，现在有两个光刻的选择，EUV光刻和193nm沉浸式光刻。EUV和沉浸式光刻在5nm的时候都需要多多层的pattern。

尽管业界希望在7nm和5nm的时候使用EUV，减少pattern的步骤，但是在5nm的时候，芯片制造商是可以选用这两种方案的。

“没有EUV，Mask会爆增，但有了EUV，Mask就可以减少了，从而降低成本”，三星的Low表示。

但目前看来，EUV还是没有量产，因为它在光源、光刻胶和Mask方面都面临挑战。

现在，ASML最新版本的EUV光刻机NXE:3350B已经出货了，这个13.5nm波长工具有一个0.33的数值孔径和16nm间距的分辨率。

ASML同样也将其光刻机的功率从80瓦特提升到125瓦。这就会将晶圆的产量从55、65片每小时提升到85片每小时。除此之外，ASML的新一代产品NEX:3400B也准备好了，这个针对5nm的产品拥有13nm的分辨率。

ASML打算在今年或者明年推出一款两百瓦甚至更高瓦数的设备。但是芯片制造商则希望和以前一样，能够拿到250瓦的设备，这样就可以将其产能提高到最大。那就是125片每小时。

“为了让EUV满足我们的需求，我们还有很多的工作要做”，GlobalFoundries的技术研究高级主管和高级fellow表示。

芯片制造商同样希望EUV抗蚀剂能让其pattern的间距在30nm以下。

“如果抗蚀剂的灵敏度每平方厘米有20焦耳的话，那么这个花费就和沉浸式的三倍pattern差不多”，Levinson表示。

“基于目前的数据，20焦耳是可以达到的，在7nm的时候，30焦耳也是没问题的。这并没有给我们带来类似于沉浸式三倍pattern的花费。但使用EUV还是有其他优势的，在7nm的时候选择EUV是非常正确的”，他补充说.

制造纳米线

下一步可能就是GAA面临的最大挑战，那就是制造纳米线。

在pattern之后，如上文所述，形似H的结构两端分别代表源极和漏极，我们就得在中段制造纳米线。

在这个步骤，IMEC和其他供应商已经开发出一个可替代的金属栅极工艺。一开始，中间段是一个包含了交替堆栈硅和硅锗层的超晶格结构。

使用可替代工艺，目标就是把交替层中的SiGe层移除，这样就会只剩下硅层，且在硅层之间留下了一个空间。基本上来说，每一个硅层就形成了纳米线的基础，每个纳米线在SiGe的“压迫”之下，会提升沟道的移动性。

理想情况下，一个设备会有三层独立的纳米线，每个纳米线都在一个水平方向运行。同时每个纳米线都是悬空且从源极穿到漏极。

基本上，这三层纳米线相互之间是放置在顶部的（顶部、中部和顶部），同时纳米线是有分割空间分开的，互相也不会碰到。

在栅极替换过程中，芯片制造商使用一个刻蚀工具去移除材料。但传统的刻蚀工具在GAA上可能达不到想要的尺寸。

挑战就是在15挨（1挨等于0.1nm）甚至更小的间隙里移除硅锗，且在移除硅锗的过程中，不能干扰到设备的其他部分。

在这个过程中，芯片制造商可能需要用到下一代的刻蚀技术atomic layeretch(ALE)，这个可以在原子尺度上有选择且精确地移除目标材料。理论上，ALE可以移除硅层之间的硅锗，而不会破坏剩下的部分。

“这个方法是可以有选择性的去除硅锗，这样你就能生成纳米线”，应用材料的全球产品经理Matt Cogorno表示。

然而，我们还需要面临其他挑战。

在纳米线下面，会有一个寄生沟道，你需要找个方法去阻隔寄生沟道的泄露，IMEC的做法是一个叫做地平面掺杂的方式，我们会在沉积超晶格结构之前掺杂这个区域，这样的话就会阻止泄露且提升亚阈值斜率，IMEC的Mocuta表示。

带有两个堆栈纳米线的IMEC GAA Fet

栅极和内部连接

现在，设备需要一个栅极，使用atomic layerdeposition (ALD),，HKMG材料被放置在源极和漏极的狭小间隙之间。这样的话，栅极就会被每个纳米线包围。

在这里会面临很多放置的挑战，Coventor的Fried表示。

在一个Finfet，你看栅极的沟槽，你可以看到fin，因此你可以把材料放置在任何地方，你只需对fin的侧墙有点担心，但你可以看到你放置的任何地方。

但在GAA，这是一个完全不同的故事。

现在你看向那个沟槽，你只看到那些线，我需要把材料放置在指定的位置，同时我还需要一个高质量的保护涂层，Fried表示。

其他人也认同这个观点。

ASMI的全球产品市场主管MohithVerghese说，无论你是在线周围涂层，还是线的下面涂层，你并没有任何对准线，你只有祈求化学工作能够完美。

要解决方案？

我们会看到热ALD的再次出现，这完全依赖于化学，Verghese表示。热ALD包括了一个带有两个反应物的二进制进程，A和B。A反应物被注入ALD里面，晶圆被加工然后化学物被清洗，然后化学物B经历同样的操作。

最后，在5nm的时候，内部连接会成为最大的挑战。

为了解决RC延迟的问题，芯片制造商需要新的突破。这是一个很大的问题，Lam的Hemker说。你需要从各个方面解决这个问题，这是一个有关材料、设备、集成方案和设备布局多方面综合的解决方案。

接下来呢？

虽然不确定是否会实现，但是芯片制造商在研发过程中会关注3nm和其他更先进的制程。

在3nm的时候，产业或许会探索水平GAA fet和垂直纳米线FET。

“我们现在正在和某些大学就垂直纳米线的相关研究进行合作，如果能够成功，这回事一个很大的进步。现在你从密度上解耦晶体管的性能，你需要将其尺寸变得越来越小，这样每更新一代进程，泄露就会增加。泄露的多少取决于先的长度。同时其堆积密度就是其直径。现在则更加独立了，你仍然需要去蚀刻这些东西并制造，与此同时，你还有很多的工作要做”。Hemker说。

除此之外，complementaryFET同样吸引了业界的关注。

这个设备有点像水平的GAA。每个纳米线就是nFET，然后下一个就是Pfet。等等注入类似。

“你在三维孤立这些设备并对战起来，这可能是一个思考模式的转移，这是电路密度的一个彻底转移。这就真的是一个大挑战了”。Fried表示。

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