简单而言，异构集成和Chiplet是将不同工艺制程、不同性质的芯片以二维拆解或三维堆叠的方式，整合在一个封装体内的集成电路。3DIC产业在硅基集成电路产业发展的基础上，增加了各类堆叠和互连技术，比如2.5D硅中介基板与硅通孔(TSV)。此外，在传统封测产业的发展基础上，也有技术的延展，比如支持超小互连密度的有机中介载板等。

从“单打独斗”到“纵横捭阖”

Chiplet中其实包含了很多EDA相关的新技术，比如说与制造相关的功耗分析、散热分析等。但目前，不但国外商业工具占据了EDA市场的大部分市场份额，现有的大部分也都是点工具和碎片化方案，都停留在单芯片流程和单芯片模式，无法高效承载多芯片模式下的Chiplet设计，尤其是在工艺适配完整方案方面。同时，Chiplet芯片的设计验证也对传统EDA工具提出了新的要求，特别是在验证技术和工具方面，实际上已经成为Chiplet发展的瓶颈之一。

芯华章科技首席市场战略官谢仲辉指出，当前这种以单一公司完成Chiplet SoC全系统设计为主的模式，在未来会被多厂商合作的新型Chiplet流程模式打破，并在IP建模、互连架构分析等系统级性能(Performance)、功耗(Power)和功能(Function)验证方面，提出新的验证需求。

“要实现全新的Chiplet产业结构，不能仅仅只解决制造问题，必须要通过异构、系统集成的方式，体现从系统设计出发的理念。”谢仲辉表示，在制程工艺逼近极限的当下，半导体设计产业开始更多考虑系统、架构、软硬件协同等要素，从系统应用来导向、从应用来导向去驱动芯片设计，让用户得到更好的体验。

为此，芯华章也提出了针对性的“敏捷验证”方案，以低成本、高效率迭代为核心，明确指出“自动和智能的快速迭代”、“提早进行系统级验证”、“统一的数据库和调试手段”三大技术方向，加速系统设计与架构创新，从整体上降低芯片开发的成本、风险和难度。

华大九天副总经理郭继旺在接受本刊采访时称，国内EDA相对起步较晚，目前尚无成熟的Chiplet设计商用方案，工艺适配技术也才起步，和国外领先的各大EDA版图工具还有一定的差距。“无论是国外还是国内，在EDA方案中，高效智能的工艺适配Chiplet PDK及设计验证技术都是Chiplet设计面临的一个重大瓶颈问题。”他说，业界迫切需要一套针对Chiplet设计和验证的EDA工具，并开发适配Chiplet工艺以及EDA工具的先进封装PDK，再联合Chiplet设计公司进行设计验证，形成从制造、设计到EDA协同发展的闭环生态系统。

从设计方法学角度来看，从早期的规划、布局布线，到验证分析，再到结合了封装基板设计的各类技术，异构集成和chiplet小芯片微系统与硅基模拟集成电路设计的方法学也是相似的。所以郭继旺建议指出，国内3DIC EDA的发展，可以以模拟芯片设计软件技术为基础，结合封装设计的各个模块进行融合，并进一步开发缺失以及有差异化的模块，形成一套3DIC微系统设计EDA全流程工具。

芯和半导体联合创始人、高级副总裁代文亮博士则将异构集成和Chiplet对EDA的影响归结为两个方面：首先，采用Chiplet技术将逻辑、模拟、存储等功能模块集成到单颗芯片后，传统单一功能的分析变成了复杂的系统级协同仿真，如信号、电源、热、应力、版图等方面的一致性设计，使得EDA工具需要应对芯片设计与仿真越来越复杂的挑战。

其次，单芯片规模呈现爆发性增长，业界领先处理器芯片的晶体管集成已超千亿，十分庞大，各单点分析工具的模型和接口设置转换繁琐，对EDA工具全流程自动化提出了更高的要求，EDA工具设计效率要持续提高匹配芯粒发展的需求。

经过十多年的积累和沉淀，芯和半导体已经发布了Chiplet先进封装设计分析全流程EDA平台，这是业界首个用于3DIC多芯片系统设计分析的统一平台，为客户构建了一个完全集成、性能卓著且易于使用的环境。

据悉，该平台提供了从架构探索、物理实现、分析验证、信号完整性分析、电源完整性分析到最终签核的3DIC全流程解决方案，是一个完全集成的单一操作环境，极大地提高3DIC设计的迭代速度，并做到了全流程无盲区的设计分析自动化。它突破了传统封装技术的极限，同时支持芯片间几十万根的互连，具备在芯片-中介层(Interposer)-封装整个系统级别的协同仿真分析能力。

同时，该平台还提供了设计分析自动化功能，具备信号/电源完整性快速评估和优化，通过专属的散热和降噪技术，大大减少设计迭代的次数。“速度-平衡-精度”三种仿真模式可以帮助工程师在Chiplet设计的每一个阶段，根据自己的应用场景选择最佳的模式，以实现仿真速度和精度的权衡，更快地收敛到最佳方案。

紧密联合先进工艺

值得我们关注的，不是只有异构集成和Chiplet技术。

后摩尔时代诸多新兴应用的兴起，使得AI、GPGPU、HPC、自动驾驶芯片的开发成为市场热点，也导致先进工艺节点下的高端芯片规模、性能要求日益走高，验证复杂度呈几何倍数增长，开发成本越来越昂贵。同时，由于大规模SoC的多核复用，业界也需要更新的设计方法学EDA工具来解决新的问题。

分析数据显示，28nm工艺开发成本约4000万美元，16nm约9000万美元，而7nm直接飙升至2.5亿美元，5nm就是4.5亿美元，去年宣称开始量产的3nm为5.8亿美元，2nm更是高达7亿多美元，约合人民币50亿元。

另一方面，国内芯片产业近几年获得了高速发展，为了让产品获得更好的市场竞争力，必然会向先进工艺迈进，越来越多的IC设计企业迫切期望得到更贴近国内芯片设计生态和应用需要的EDA工具支撑，那么在紧密联合先进工艺，满足行业需求、支持行业发展方面，国产EDA的表现又是怎样的呢？

合见工软副总裁刘海燕表示，现在开发一款大规模芯片，验证工程师人数、验证时间和成本都在高速增长，这对验证工具的性能有着很高的要求。另一方面，为了满足对复杂功能的需求，市场上的大部分芯片都采用了多核结构。随着工艺节点趋近极限，晶圆厂已经在探索是否能突破2纳米甚至1纳米的标线，为了追求PPA和成本的最优解，多核多Die正成为时下芯片设计的趋势。

自从2021年正式运营以来，合见工软仅在验证领域就已经发布了从原型验证到数字仿真、调试、测试管理等多款产品。“国产EDA工具不再是补充中低端应用市场，而是在对标着国际最领先的产品。”刘海燕介绍称，以合见工软原型验证平台UV APS为例，该产品可支持10亿门以上的芯片设计规模，提供基于时序驱动的自动分割，平台的性能及指标可超越国际最领先的原型验证产品。自面世以来，已经在高性能计算、5G通信、GPU、人工智能、汽车电子等国内头部企业中成功部署应用，对优化国产芯片开发效率、节省芯片设计成本起到了决定性作用，填补了国内硬件仿真编译器技术领域的空白。

要应对Chiplet在先进封装的挑战，打破在复杂多维空间系统级设计互连，实现数据的一致性和信号、电源、热、应力的完整性，合见工软先后发布了先进封装协同设计环境UVI和其功能增强版。UVI增强版首次真正意义上实现了系统级Sign-off功能，可在同一设计环境中导入多种格式的IC、Interposer、Package和PCB数据，支持全面的系统互连一致性检查(System-Level LVS)，同时在检查效率、图形显示、灵活度与精度上都有大幅提升。

而在谢仲辉看来，在后摩尔时代工艺逼近极限，先进工艺技术受限的情况下，更应该善用前端EDA工具来进行技术创新，走出一条差异化的发展道路。为了达成系统、应用对芯片的要求，将促使大家更多从系统设计角度出发，通过系统、架构的创新，以应用导向驱动芯片设计，实现对系统能力的提升，降低对先进工艺的依赖。

也就是说，通过借助先进的数字前端EDA工具，加速芯片设计中的算法创新和架构创新，从而赋能系统级应用创新，某种程度上可以弥补芯片制程工艺落后带来的影响，降低对传统工艺的依赖和限制，降低芯片供应链的风险。

但其实，供应链和生态链的建设始终是国产EDA发展和突破的难点之一。EDA行业本身是为半导体产业服务的，必须和整个半导体产业共同发展，先进工艺、先进封装和先进设计必须伴随着EDA一起成长，因为没有生态链就不存在EDA工具的使用。

举例而言，IC设计公司需要EDA工具能够支持晶圆厂的PDK工艺，否则就不敢贸然使用，毕竟一旦设计出来的东西不符合晶圆厂工艺需要，造成的损失是不可估量的。然而，晶圆厂对中小EDA工具的认证却并不感兴趣——配合EDA工具做评估认证需要耗费晶圆厂的技术精力，而认证完毕加入到晶圆厂PDK工艺后，客户一旦在使用过程中出现了问题，晶圆厂同样要承担巨大的风险。

代文亮博士分享了芯和过去几年内在生态链构建方面的经验和成绩。由于常年服务于国内外龙头设计公司和晶圆制造厂，芯和与所有主流晶圆厂、封装厂、全球四大EDA公司及全球两大云平台都建立了非常稳定的合作伙伴关系。目前，芯和EDA工具在半导体先进工艺节点和先进封装上不断得到验证，无缝嵌入各大主流EDA设计平台中，并在用户易用性方面做了深层优化，全面降低工程师的使用门槛，提升设计质量和效率。

而作为国内最大的EDA提供商，郭继旺说华大九天目前在做两方面的工作：一个是补短板实现全流程，另一个就是努力支持先进工艺。针对后者，不但多款仿真和数字产品实现了对5nm工艺的支持，而且同不少拥有先进工艺的晶圆厂保持着紧密合作关系，生态系统建设成绩斐然。

3月30日，AspenCore将在上海举办国际集成电路展览会暨研讨会（IIC Shanghai 2023），同期举办的“EDA/IP 与 IC 设计论坛”,为大家提供一个高效交流的互动平台，欢迎感兴趣的朋友到场交流。点击或扫码报名：