台积电升级 CoWoS 封装技术,计划 2027 推出 12 个 HBM4E 堆栈的 120x120mm 芯片

发布时间:2024-04-28  

4 月 28 日消息,台积电近日在北美技术研讨会上宣布,正在研发 CoWoS 封装技术的下个版本,可以让系统级封装(SiP)尺寸增大两倍以上,实现 120x120mm 的超大封装,功耗可以达到千瓦级别。

根据台积电官方描述,CoWoS 封装技术继任者所创建的硅中介层,其尺寸是光掩模(Photomask,也称 Reticle,大约为 858 平方毫米)是 3.3 倍。

CoWoS 封装技术继任者可以封装逻辑电路、8 个 HBM3 / HBM3E 内存堆栈、I / O 和其他芯粒(Chiplets),最高可以达到 2831 平方毫米,最大基板尺寸为 80×80 毫米。消息称 AMD 的 Instinct MI300X 和 Nvidia 的 B200 都使用这种技术。IT之家附上截图如下:

台积电计划 2026 年投产下一代 CoWoS_L,硅中介层尺寸可以达到光掩模的 5.5 倍,可以封装逻辑电路、 12 个 HBM3 / HBM3E 内存堆栈、I / O 和其他芯粒(Chiplets),最高可以达到 4719 平方毫米。

台积电还计划在 2027 年继续推进 CoWoS 封装技术,让硅中介层尺寸达到光掩模的 8 倍以上,提供 6864 平方毫米的空间,封装 4 个堆叠式集成系统芯片 (SoIC),与 12 个 HBM4 内存堆栈和额外的 I / O 芯片。


文章来源于:电子工程世界    原文链接
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