随着密度和成本的飞速进步，数字逻辑和 DRAM 的摩尔定律几乎要失效。但是在NAND 闪存领域并非如此，与半导体行业的其他产品不同，NAND 的成本逐年大幅下降。这是因为 NAND不再依赖光刻来图案化更小的单元。相反，NAND 依赖于不同的架构，也就是 3D NAND，该架构于 2013 年首次商业化。

此后，NAND 制造商通过添加越来越多的存储单元层来改善 NAND 的密度和成本结构。行业焦点从光刻转移到了沉积和蚀刻处理步骤。因此，自从 3D NAND 推出以来，密度每年以非常稳定的速度提高 30%。

自从推出 3D NAND 以来，密度的增加使得每比特 NAND 成本每年下降约 21%，尽管未来可能会遇到一些挑战，但规模扩展预计将继续下去。美光认为，NAND 每比特成本可以继续以每年百分之十几到百分之十的速度下降，而 DRAM 则更难扩展，目标只是每年降低个位数百分比的成本。

最终结果是，尽管从 2018 年到 2022 年每年 NAND 晶圆厂的设备采购总额约为 150 亿美元，但 NAND 总产能每年持续增长超过 30%。这主要是由于制造效率的提高。但是，如果将新设备创新推向市场，那么继续增加产能需要相应增加的资本支出（资本支出强度）。由于当前半导体市场比较低迷，目前市场上 NAND 大量供过于求，因此大型资本支出项目被推迟。

NAND中这些大规模成本改进的主要原因是晶圆厂可以在工艺步骤数没有大规模相应增加的情况下增加密度。3D NAND中最关键的步骤是薄膜沉积和高纵横比蚀刻。

NAND 的一种过于简化的制造工艺是交替沉积薄膜，然后进行一些不同的蚀刻，穿过堆栈并将单元分开/连接到外部。Lam Research 是许多此类工艺步骤的领导者，其中最关键的是高纵横比蚀刻。

有4种主要途径可以扩展NAND闪存每片的存储容量。

1.  逻辑缩放 – 每个单元存储的位数。这需要每个单元存储 2^n 个电压电平。

2. 垂直缩放 – 垂直堆叠的 NAND 单元数量。

3. 横向缩放 – 可以适合 2D 向量的单元的大小/数量。

4. 架构扩展——增加密度并减少单元/外围设备开销的各种技术。

一种方法是逻辑缩放，即每个物理存储单元存储更多位。每个单元存储的每个附加位都需要使单元必须保持的可辨别电压状态的数量加倍。IE：每单元 1 位 (SLC) 2 个电压电平、每单元 2 位 (MLC) 4 个电压电平、每单元 3 位 (TLC) 8 个电压电平、每单元 4 位 16 个电压电平(QLC)，每单元 5 位 (PLC) 的 32 个电压电平。

理想情况下，这可以通过增加存储位数而不增加存储单元的物理数量来实现“自由”缩放。每单元 4 位 QLC 于 2018 年问世，SK 海力士从英特尔收购的 Solidigm 团队一直在谈论每单元 5 位 PLC、浮栅 NAND。Kioxia 的研究人员甚至于 2021 年在低温条件下展示了每个单元 7 位。

然而，逻辑缩放的主要缺点是减少了每个存储状态的电子数量。增加每个单元的电压状态数量意味着划分每个存储单元的电子存储容量。每个状态的电子较少会增加可变性并破坏可靠性。2D NAND 已经通过 TLC 技术达到了这一极限，而 3D NAND 也正在快速接近类似的极限。展望未来，这标志着逻辑扩展的结束。

制造商发现，制造更小的单元（横向+垂直），每个单元容纳的电子更少，使得每个单元更高的位数是站不住脚的。例如，Solidigm 的 192 层 PLC就失败了，并且由于成本结构较差而无法大批量生产。

与 TLC 相比，三星236 层以上的 V9 代 3D NAND 的 QLC 代际扩展也较差。在V7代中，QLC的密度比TLC高40%。对于 V9，QLC 的密度仅比 QLC 高 20%。这是因为QLC存储单元无法像TLC单元那样缩小那么多。因此，美光和 SK 海力士相信 TLC（每单元 3 位）NAND 将是最具成本效益的长期解决方案。

然后是垂直扩展，这是过去十年中密度增加的主要途径。目前的高纵横比 (HAR) 蚀刻深度限制为 6 至 7微米，每个单元的最小厚度约为 40 纳米。到目前为止，制造商只能实现多达 128 个字线层堆栈（每个约 50 纳米）。超越这一点需要将多个decks单独蚀刻并组合在另一个之上。Solidigm 的 192 层设计使用四个 48 层decks，而海力士的最新 238 层一代使用两个decks，每个decks有 119 个活动字线。

理想情况下，deck越少越好，因为需要重复的制造步骤更少，堆叠decks时出现对齐错误的风险也更低。否则，垂直缩放的唯一其他方法是减少每个存储单元和字线的 Z 厚度，或者增加 HAR 蚀刻深度，我们将在下面详细介绍。这就是东京电子可以从 Lam Research 手中夺走大量业务的原因。我们稍后描述的沉积变化可能同样具有影响力。

然后我们在 X 和 Y 方向上进行传统的横向缩放。这可以通过增加存储器通道孔的密度或通过减少狭缝和存储器块细分的面积开销来完成。前者已经被淘汰，因为孔不能变得更小，需要将所有层安装在侧壁上以形成电荷陷阱单元。目前，孔之间的间距也尽可能紧密。

对于后者，美光和 WDC/Kioxia 正在增加狭缝之间的通道孔数量，减少狭缝总数，从而实现更好的孔面积利用率。这意味着他们的栅极替换工艺必须水平深入各层，以正确去除所有 SiN 残留物并干净地进行后续的 W 填充。

自 64 层一代以来，行业标准一直是狭缝之间有 9 个支柱。美光 232 层已达到狭缝之间的 19 个柱，而 WDC/Kioxia BiCS6 162 层已达到狭缝之间的 24 个柱，尽管我们尚未发现这种情况在市场上广泛普及。他们的 218 层 BiCS8 更进一步，不再需要一排虚拟孔来分隔子块。

虽然与垂直缩放相比，这些横向缩放技术带来的密度增益较小，但它确实可以在不增加 WFE 强度的情况下实现线性成本降低。除此之外，还可以通过使用交错楼梯设计来减少阵列两侧楼梯的开销面积，从而实现横向缩放。然而，这是以增加布线密度和字线连接区域的复杂性为代价的。

最后，还有架构缩放，重点关注 CMOS 逻辑外围电路的放置位置。设计从简单的 CMOS Next to Array，到最近的 CMOS Under Array，通过在 NAND 堆栈下方构建电路来节省芯片面积。然而，由于 NAND 阵列处理步骤的严酷性，CMOS 逻辑处理技术存在局限性。CMOS 键合阵列 (CBA) 通过在单独的晶圆上制造逻辑，然后通过混合键合将逻辑键合到存储器阵列晶圆上来解决此问题。

这使得更先进的逻辑和更高的布线密度能够实现阶梯和子块划分的进一步横向扩展。由于逻辑和存储器是并行制造的，因此可以通过降低设计/工艺复杂性和周期时间来抵消粘合多个晶圆所增加的成本。长江存储凭借其 64 层 Xtacking 1.0 和令人惊叹的 1.0 微米间距混合键合处于领先地位。WDC/铠侠 BiCS8 218 层也将采用混合键合工艺，其他制造商也将效仿。

大多数扩展途径几乎已经被利用。垂直扩展一直是扩展的主要方式，但即便如此，当前的制造设备也开始采用这种方式。

一开始将氧化物和氮化物薄膜的交替层沉积到基础晶片上。每层厚度在 20 至 30 nm 之间。每个堆叠的理论极限可以超过 250 层高，接近 7 微米高。然后添加厚硬掩模，为高纵横比 (HAR) 沟道孔蚀刻做好准备。这种反应离子蚀刻工艺可挖出一系列深度为宽度 70 倍的孔。通道孔的圆度和整个孔深度的均匀性对于减少存储单元性能的变异性至关重要。对于具有多个decks的设计重复这些步骤，然后将这些decks堆叠在一起。由此，沟道孔被多层填充以形成电荷陷阱单元，每一层沉积在侧壁上使孔逐渐变窄。

接下来是金属替代栅极工艺。穿过所有层蚀刻狭缝以形成暴露堆叠侧面的沟槽。这样可以进行氮化物层的折返以及随后通过 ALD 和钨字线填充完成的势垒沉积。在阵列的侧面蚀刻出阶梯，以使字线层暴露于垂直接触。

最后，位线和金属互连形成在上面并与制造的CMOS电路连接，其中包括字线驱动器和用于NAND接口的其他外围电路。由此我们可以看出，3D NAND 高度依赖于 HAR 蚀刻和沉积能力来扩展密度和性能。

如前所述，主要限制是在制造过程中蚀刻通道孔。这就是为什么每 GB 的原始处理时间（以及处理成本）的扩展预计会比我们观察到的历史趋势放缓。

NAND持续疲软，产能严重过剩。由于供应过剩，目前行业晶圆开工率在 60% 左右。库存情况也十分巨大。这是自 1997 年以来最严重的供需失配。

现在，NAND主要厂商都在降低利用率，试图减少库存，让市场恢复平衡。然而，技术转型仍需要一些投资。最大的 NAND 生产商（市场份额 34%）三星在 NAND 工艺方面落后。当前一代仍然主要是128层，176层NAND仍然只占很小的一部分

这远远落后于 SK 海力士和美光，后者的技术节点超过 200 层。三星今年正试图投入资金将其大部分产能转变为 236 层。他们实际上在大部分生产中跳过了一个节点。虽然他们对技术转型的投资将提振今年的 NAND WFE，但这只会推迟复苏。一旦技术转型完成，他们将再向市场推出 70% 以上的比特。三星想要强制整合，这是从公司最高层向下推动的策略。

与 2023 年相比，2024 年 NAND 资本支出将更为精简。预计到 2025 年，由于巨大的库存和低利用率提供缓冲，NAND 供需恢复平衡，NAND 资本支出才会强劲复苏。长期的需求将继续增长，行业最终需要投资来满足这一需求。