亮点:

· 可扩展性能: 在FlexNoC 和 Ncore 互连 IP 产品中，网状拓扑功能支持以瓦格化(tiling)方式扩展片上网络，使带有的系统级芯片能够在不改变基本设计的情况下轻松扩展 10 倍以上，从而满足人工智能对更快速、更强大计算能力的巨大需求。

· 降低功耗: 片上网络瓦格(tile)可动态关闭，平均可降低 20% 的功耗，这对于实现更节能、更可持续、运营成本更低的人工智能应用至关重要。

· 设计重用: 经过预先测试的片上网络瓦格(tile)可重复使用，将 SoC 集成时间最多缩短 50%，从而加快了人工智能创新产品的上市时间。

加利福尼亚州 坎贝尔，2024年10月15日(GLOBE NEWSWIRE)- 致力于加速系统级芯片(SoC)创建的领先的系统IP提供商Arteris, Inc.(纳斯达克股票代码: AIP)，今日宣布其片上网络(NoC)IP产品实现创新演进，使该产品具有了瓦格化(tiling)功能和扩展的网状拓扑支持，可加快系统级芯片(SoC)设计中(AI)和机器学习(ML)计算的开发速度。新功能使设计团队能够将计算性能提升 10 倍以上，同时满足项目进度以及功耗、性能和面积(PPA)目标。

片上网络瓦格化(tiling)是 SoC 设计的新兴趋势。这种演进式方法使用经过验证的、稳健的片上网络 IP 来促进扩展、缩短设计时间、加快测试速度并降低设计风险。它允许 SoC 架构师通过在芯片上复制软瓦格(tile)来创建模块化、可扩展的设计。每个软瓦格(tile)代表一个独立的功能单元，从而实现更快的集成、验证和优化。

在Arteris的旗舰NoC IP产品FlexNoC和Ncore中，将瓦格化(tiling)技术与网状拓扑相结合，对于将AI计算日益纳入大多数SoC中具有革命性意义。AI系统的规模和复杂性都在不断增长，但通过增加软瓦格(tile)，可以在不中断整个 SoC 设计的情况下实现快速扩展。瓦格化(tiling)和网状拓扑的结合为进一步缩短辅助处理单元(XPU)子系统设计时间和整个 SoC 连接执行时间提供了一种方法，与手动集成的非瓦格化设计相比，可以将设计时间和执行时间减少高达 50%。

NoC 瓦格化(tiling)技术的首次迭代将网络接口单元 (NIU) 组织成模块化、可重复的区块，提高了 SoC 设计的可扩展性、效率和可靠性。这些SoC设计带来了越来越大、越来越先进的AI计算，为视觉、机器学习(ML)模型、深度学习(DL)、自然语言处理(NLP)(包括大型语言模型(LLM))和生成式AI(GAI)等快速增长的复杂AI工作负载提供支持，用于进行训练和推理，包括在边缘进行训练和推理。

“得益于Arteris高度可扩展和灵活的基于网状网络的NoC IP，我们的SoC团队能够更高效地实现对更大AI数据量和复杂算法的支持。与Arteris的密切合作使我们能够创建一个基于Arm、多模态、以软件为中心的边缘AI平台，该平台支持从CNN到多模态GenAI以及介于两者之间的所有模型，并具有可扩展的每瓦性能。”SiMa.ai硬件工程副总裁Srivi Dhruvanarayan表示，“我们期待部署扩展的Arteris NoC瓦格化(tiling)和网状功能，这将进一步增强我们为边缘创建高度可扩展的AI芯片平台的能力。”

Arteris总裁兼首席执行官K. Charles Janac表示：“Arteris一直在不断创新，这种由大型网状拓扑支持的革命性NoC软瓦格化(tiling)功能是SoC设计技术的一大进步。我们的客户已经在构建领先的AI SoC，他们将进一步获得能力，以更高的效率加速开发更大、更复杂的AI系统，同时保持在他们的项目时间表和 PPA 目标范围内。”

通过瓦格化(tiling)和扩展的网状拓扑功能，FlexNoC和Ncore NoC IP产品能提供更多AI支持，现已向早期客户和合作伙伴提供。