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研发客服新CPU采用该公司首个乱序架构设计，可实现更高的指令吞吐量、更好的性能和更快的处理速度。
尽管 RISC-V 最初只是一个学术项目，但开源指令集架构 (ISA) 现在已成为全行业的风向标，由数百名开发了高性能 IP 的成员组成。晶心科技也于最近宣布全面推出符合 AX65 RISC-V 标准的 CPU IP。
AndesCore AX65 64位多核CPU。 图片由晶心科技提供
让我们更深入地了解 AX65 的性能、架构和设计应用。
晶心AX65
AX65是一款64位多核CPU IP，旨在满足计算、网络和高端控制器的应用处理器插槽的需求。 该器件符合 RISC-V RVA22 配置文件，支持 RISC-V 标准“G”扩展，并围绕该公司现有的 AndeStar V5 架构构建。该 CPU 具有 13 级超标量乱序处理器，支持多达 8 个具有缓存一致性的内核。值得注意的是，CPU 内核包含基于标记几何长度算法的广泛分支预测功能，可实现更高的分支预测准确性。
AndesCore AX65的功能框图。 图片由晶心科技提供
该器件具有高达 64 kB 的 1 级指令和数据缓存以及高达 8 MB 的 2 级统一缓存。 专用缓存一致性管理器支持 L1 和 L2 缓存之间最多 8 个核心的缓存一致性。 其他功能包括具有多达 1,023 个平台级中断控制器。
AX65 的速度高达 2.0 GHz，效率得分为 9.25 CoreMark/MHz。 晶心科技还声称，该器件的 SPECint2006 得分为每 GHz 8.25，这标志着该公司的 AX45 系列得分提高了 100%。
什么是无序流水线？
最初的 CPU 设计是围绕有序流水线的理念构建的，其中处理器一次顺序执行一条指令。 然而，这种方法面临着严重的低效率问题，例如当某些指令由于数据依赖性或高速缓存未命中堵塞流水线而停滞。
为了解决这些速度下降的问题，业界采用了无序流水线，它使处理器能够以不同于原始顺序的顺序执行指令。 在无序流水线中，指令首先按顺序获取，然后缓冲到池中，等待资源分配。 只要有足够的可用资源（ALU 或内存路径），该池就可以使不立即相互依赖的指令同时执行。 该过程依赖于动态调度算法和分支预测单元来正确分配资源并预测未来的指令和依赖性。
有序（左）与无序架构。 图片由 Cadence 提供
通过将指令执行与程序解耦，无序流水线可以实现更快的处理速度。 它最大限度地减少了流水线中的空闲时间，并允许同时处理多个指令。与传统的有序流水线相比，乱序流水线实现了更高的指令吞吐量和更好的整体性能。
虽然这种方法在大多数情况下会增加系统复杂性和功耗，但其性能提升已使其成为现代计算的标准。
晶心首款乱序处理器
虽然 AX65 是在几个月前发布的，并且自 8 月份以来就已经接受了部分客户的评估，但它的全面上市最终将其推向大众。 作为该公司首款乱序处理器产品，AX65 可能代表晶心科技计算领域的一大飞跃。 该器件取得了令人印象深刻的 CoreMark 和 SPECint2006 分数，公司希望其新处理器能够在 ADAS 和网络等高性能应用中发挥作用。