2027年将会有120x120毫米，拥有12个HBM4E堆叠的芯片

认为AMD的Instinct MI300X和Nvidia的B200 GPU很大吗？再想想：TSMC正在研发一种版本的芯片-晶圆-基板（CoWoS）封装技术，可以实现两倍于现有芯片尺寸的系统级封装（SiPs），该公司在北美技术研讨会上宣布了这一消息。这些芯片将使用120x120毫米的庞大封装，并且将消耗数千瓦的功率，这是该晶圆厂设想的。

CoWoS的最新版本使得TSMC能够建造大约是光掩膜（或遮光板，面积为858平方毫米）尺寸的硅中间层的3.3倍大的中间层。因此，逻辑、八个HBM3/HBM3E内存堆叠、I/O和其他芯片组件最多可以占用2831平方毫米。最大的基板尺寸为80×80毫米。AMD的Instinct MI300X和Nvidia的B200使用了这项技术，尽管Nvidia的B200处理器比AMD的MI300X更大。

下一代CoWoS_L，预计于2026年投入生产，将能够实现大约是遮光板尺寸的5.5倍大的中间层（可能没有去年宣布的6倍遮光板尺寸那么令人印象深刻）。这意味着逻辑、高达12个HBM内存堆叠和其他芯片组件最多可以占用4719平方毫米的空间。这样的SiP还将需要更大的基板，根据TSMC的幻灯片，我们正在看的是100x100毫米。因此，这样的处理器将无法使用OAM模块。

TSMC不会止步于此：到2027年，它将推出一种CoWoS技术的版本，可以实现大约是遮光板尺寸的8倍以上的中间层，这将为芯片组件提供6864平方毫米的空间。TSMC设想的设计之一依赖于四个堆叠的集成芯片系统（SoICs），配备12个HBM4内存堆叠和额外的I/O芯片。这样一个巨型芯片肯定会消耗大量功率 — 我们谈论的是数千瓦的功率，并且需要非常复杂的冷却技术。TSMC还预计这样的解决方案将使用120x120毫米的基板。

有趣的是，今年早些时候，Broadcom展示了一款定制的人工智能处理器，配备了两个逻辑芯片和12个HBM内存堆叠。我们没有这个产品的规格，但它看起来比AMD的Instinct MI300X和Nvidia的B200要大，尽管没有TSMC计划的2027年的芯片那么大。