楷登电子成功流片基于台积电N3E工艺的16G UCIe先进封装IP
2023-04-28
近日，楷登电子（Cadence）宣布基于台积电3nm（N3E）工艺技术的Cadence® 16G UCIe™ 2.5D先进封装IP成功流片。
该IP采用台积电3D Fabric™ CoWoS-S硅中介层技术实现，可提供超高的带宽密度、高效的低功耗性能和卓越的低延迟，非常适合需要极高算力的应用。
据悉，楷登电子目前正与许多客户合作，来自N3E测试芯片流片的UCIe先进封装IP已开始发货并可供使用。这个预先验证的解决方案可以实现快速集成，为客户节省时间和精力。
封面图片来源：拍信网
文章来源于:全球半导体观察 原文链接
本站所有转载文章系出于传递更多信息之目的，且明确注明来源，不希望被转载的媒体或个人可与我们联系，我们将立即进行删除处理。