在本周的IEEE国际电子器件大会上，台积电展示了他们对（用于CMOS芯片的逻辑堆栈）的理解。 是一种将CMOS逻辑所需的两种类型的晶体管堆叠在一起的结构。在本周的旧金山IEEE国际电子器件大会上，、和台积电展示了他们在晶体管下一次演变方面取得的进展。

芯片公司正在从自2011年以来使用的FinFET器件结构过渡到纳米片或全围栅极晶体管。名称反映了晶体管的基本结构。在FinFET中，栅通过垂直硅鳍控制电流的流动。在纳米片器件中，该鳍被切割成一组带状物，每个带状物都被栅包围。 实质上采用更高的带状物堆栈，并将其一半用于一个设备，另一半用于另一个设备。正如工程师在IEEE Spectrum 2022年12月份的问题中解释的那样，该器件将两种类型的晶体管（nFET和pFET）在单一的、集成的过程中叠加在一起。

专家们估计，商业上推出CFET可能需要七到十年的时间，但在它们准备好之前还有很多工作要做。

的反相器 英特尔是首家演示CFET的三家公司之一，早在2020年的IEDM上就展示了一个早期版本。这一次，英特尔报告了CFET制造的最简单电路之一——反相器的几项改进。 CMOS反相器将相同的输入电压发送到堆栈中两个设备的栅，并产生一个逻辑上与输入相反的输出。

“反相器在一个鳍上完成，”英特尔组件研究小组首席工程师马尔科·拉多萨夫列维奇（Marko Radosavljevic）在会前告诉记者。“在最大程度上，它将是50%”普通CMOS反相器大小的，他说。

问题在于，将制作两个晶体管堆叠成反相器电路所需的所有互连装置挤入区域会损耗优势。为了保持紧凑，英特尔试图消除与连接到堆叠设备有关的一些拥挤。在今天的晶体管中，所有连接都来自设备本身的上方。但是，英特尔将于今年晚些时候推出一种称为背面电源传递的技术，该技术允许互连同时存在于硅表面的上方和下方。使用该技术从硅下方而不是从上方接触底部晶体管，大大简化了电路。由此产生的反相器的密度质量被称为接触聚合物间距（CPP，基本上是一个晶体管栅到下一个的最小距离），为60纳米。今天的5纳米节点芯片的CPP约为50纳米。

此外，英特尔通过将每个设备的纳米片数从两个增加到三个，将两个设备之间的距离从50纳米减小到30纳米，并使用改进的几何形状连接器的方式，改进了CFET堆栈的电特性。

的秘密武器 比英特尔还要小，展示了48纳米和45纳米的接触聚合物间距（CPP）的结果，而英特尔的CPP为60纳米，尽管这些结果是为个别设备而非完整的反相器。尽管三星的两个原型CFET中较小的一个性能有所下降，但不多，该公司的研究人员认为制造过程的优化将解决这个问题。

三星成功的关键是能够电气隔离堆叠的pFET和nFET器件的源和漏。如果隔离不足，三星称之为3D堆叠FET（3DSFET）的器件将泄漏电流。实现该隔离的关键步骤是使用一种涉及湿化学品的新型干刻蚀来替代湿法刻蚀。这导致良好器件产量提高了80％。

与英特尔一样，三星从硅下方接触设备的底部以节省空间。然而，这家韩国芯片制造商与美国公司不同，它在每个成对设备中使用了单个纳米片，而不是英特尔的三个。据该公司的研究人员称，增加纳米片的数量将提高CFET的性能。

台积电尝试 与三星一样，台积电也设法达到工业相关的48纳米。该设备的特点包括一种在顶部和底部设备之间形成介电层的新方法，以保持它们的隔离。纳米片通常由硅和硅锗的交替层形成。在制程的适当步骤中，硅锗专用刻蚀方法去除该材料，释放硅纳米线。为了在两个设备之间形成隔离层，台积电使用硅锗，并在该层的硅锗的含量异常高，知道它比其他SiGe层更快地腐蚀。这样，隔离层可以在释放硅纳米线之前的几个步骤中构建。