在IEDM 2022（2022 IEEE国际电子器件会议）全体会议上发表演讲之前，副总裁兼技术开发总经理Ann Kelleher接受了《IEEE Spectrum》的采访，她表示，摩尔定律的下一波浪潮将依靠名为系统工艺协同优化（system technology co-optimization，STCO）的发展理念。

Kelleher认为，摩尔定律关乎功能集成度的提升，展望未来10到20年，可以看到一条充满创新潜力的道路，将延续每两年改进一次产品的节奏，其中将包括半导体制程和设计的常规发展，但系统工艺协同优化会发挥最大作用。

Kelleher称系统工艺协同优化为一种“由外向内”的发展模式，从产品需支持的工作负载及其软件开始，到系统架构，再到封装中必须包括的芯片类型，最后是半导体制程工艺。“所谓系统工艺协同优化，就是把所有环节共同优化，由此尽可能地改进最终产品。”Kelleher说。

系统工艺协同优化之所以成为当下的一个重要选项，很大程度上是因为先进封装技术，如3D集成，支持在单个封装内实现芯粒（小且具有特定功能的芯片）的高带宽连接。这意味着原来单芯片上的各个功能可以被分解到专门的芯粒上，而每个芯粒都可以采用最合适的的半导体制程技术进行制造。例如，Kelleher在其全体会议演讲中指出，高性能计算要求每个处理器内核都有大量缓存，但芯片制造商微缩SRAM（静态随机存取存储器）的能力并没有跟上逻辑单元微缩的步伐。因此，使用不同制程技术把SRAM缓存和计算内核分别制成单独的芯粒，并利用3D集成技术将它们组接起来，是一种有意义的做法。

Kelleher谈到，系统工艺协同优化在实际应用中的一个重要案例是位于极光（Aurora）超级计算机核心的Ponte Vecchio处理器。它由47个芯粒（以及8个用于热传导的空白芯片）组成，利用先进的平面连接（2.5D封装技术）和3D堆叠技术拼接在一起。Kelleher说：“它汇集了不同晶圆厂生产的芯片，并将它们有效地组合起来，以便系统能够执行所设计的工作负载。”

▲英特尔认为系统工艺协同优化是摩尔定律的下一个发展阶段

英特尔在IEDM 2022上展示了3D混合键合研究成果，相比2021年公布的成果，其密度又提升了10倍。连接密度的增加意味着可以将更多芯片功能分解到独立的芯粒上，进而又提升了通过系统工艺协同优化实现成果改进的潜力。采用这项新技术，混合键合间距（即互连之间的距离）仅为3微米，借此可以将更多的缓存从处理器内核中分离。Kelleher认为，如果能将键合间距减少到2微米至100纳米之间，将有可能实现逻辑功能的分离。目前，逻辑功能必须位于同一块芯片上。

通过分解功能来优化系统，这种趋势正在深刻影响着对未来的半导体制造工艺。未来的半导体制程技术必须要应对3D封装环境的热应力，但互连技术的变化可能最大。Kelleher表示，英特尔有望在2024年推出一项名为PowerVia（通常指背面供电）的技术。PowerVia将供电网络移动到芯片下方，从而减小了逻辑单元的尺寸并降低了功耗。Kelleher介绍，它同时“提供了不同的机会，让我们能够探索如何在单个封装内进行互连”。

▲系统工艺协同优化（STCO）通过同步优化从软件到制程技术的一切，更全面地改进计算机系统

Kelleher强调，系统工艺协同优化仍处于起步阶段。EDA（电子设计自动化）工具已经解决了系统工艺协同优化的前身——也就是设计工艺协同优化（design technology co-optimization，DTCO）的挑战，侧重于逻辑单元级（logic-cell level）和功能块级（functional-block level）的优化。Kelleher介绍：“一些EDA工具供应商已经在进行系统工艺协同优化的相关工作了，未来的重点将落在帮助其实现的方法和工具上。”

随着系统工艺协同优化的发展，工程师们可能需要随着它一起进步。Kelleher说：“一般而言，工程师需要不断掌握器件知识，但也要开始了解其技术和器件的用例。随着系统工艺协同优化逐步深入发展，将需要更多的跨学科技能。”

英特尔的制程路线图

Kelleher还介绍了英特尔的最新制程路线图，将其与摩尔定律的推进以及自发明以来的器件的演进联系起来。Kelleher表示，自英特尔在不到两年前公布新的制程路线图开始，一切都在步入正轨。同时，她也补充了一些细节，比如哪些处理器将率先采用新技术。

▲英特尔正在按部就班地推进其制程技术路线图

预计于2024年上半年投产的Intel 20A取得了技术上的重大飞跃。它引入了一种新的晶体管架构——RibbonFET（通常被称为全环绕栅极或纳米片晶体管）以及PowerVia背面供电技术。当被问到这项技术可能涉及的风险时，Kelleher解释了英特尔的战略。

Kelleher称：“这些并不需要同时完成，但我们看到了采用PowerVia来实现RibbonFET技术的显著优势。”她解释道，两者的发展是并行的，这样可以减少延误的风险。正在使用FinFET（目前正在使用的晶体管架构）和PowerVia进行测试。“进展非常顺利，我们能够加快研发步伐了。”Kelleher表示。

未来的晶体管

Kelleher发表演讲之际，正值IEEE电子器件协会庆祝晶体管发明75周年。在《IEEE Spectrum》杂志上，我们向专家们提问，在2047年，诞生100周年之际，晶体管会变成什么样子。Kelleher认为，晶体管技术是一项长寿技术，平面晶体管设计一直从上世纪60年代持续到2010年左右，而它的继任者FinFET仍然很强大。她表示：“现在，我们将采用RibbonFET，它可能会延续20年或更久......我预计我们将在某个时间点开始堆叠RibbonFET晶体管。然而，到那时的带（ribbon）可能会由2D半导体制成，而不是硅。”